实现一个UART基本功能的模块代码和测试文件

好的，以下是一个UART基本功能的Verilog模块代码和测试文件：

// UART模块代码
module uart(
  input clk,
  input rst,
  input tx_en,
  input [7:0] tx_data,
  output reg tx_busy,
  output reg tx_done,
  output reg [7:0] tx_out
);

  reg [3:0] state;
  reg [7:0] tx_reg;
  reg [7:0] count;

  always @(posedge clk) begin
    if (rst) begin
      state <= 0;
      tx_busy <= 0;
      tx_done <= 0;
      count <= 0;
    end
    else begin
      case (state)
        0: begin // 空闲状态
          if (tx_en) begin
            state <= 1;
            tx_reg <= tx_data;
            tx_busy <= 1;
            count <= 0;
          end
        end
        1: begin // 开始发送数据
          if (count < 8) begin
            tx_out <= tx_reg[0];
            tx_reg <= {tx_reg[6:0], 1'b0};
            count <= count + 1;
          end
          else begin
            tx_out <= 1'b1;
            count <= 0;
            state <= 2;
          end
        end
        2: begin // 发送完成
          tx_busy <= 0;
          tx_done <= 1;
          state <= 0;
        end
      endcase
    end
  end

endmodule

// 测试文件
module uart_tb;

  reg clk;
  reg rst;
  reg tx_en;
  reg [7:0] tx_data;
  wire tx_busy;
  wire tx_done;
  wire [7:0] tx_out;

  uart uut (
    .clk(clk),
    .rst(rst),
    .tx_en(tx_en),
    .tx_data(tx_data),
    .tx_busy(tx_busy),
    .tx_done(tx_done),
    .tx_out(tx_out)
  );

  initial begin
    clk = 0;
    forever #5 clk = ~clk;
  end

  initial begin
    rst = 1;
    #10;
    rst = 0;
  end

  initial begin
    tx_en = 0;
    tx_data = 8'h00;
    #20;
    tx_en = 1;
    tx_data = 8'hFF;
    repeat (10) #20;
    tx_en = 0;
    #20;
    $finish;
  end

endmodule

在这个模块中，我们通过使用状态机来实现UART的基本功能。在空闲状态下，当`tx_en`信号变为高电平时，我们将进入发送数据的状态。在这个状态下，我们将在每个时钟上升沿时发送一个数据位，直到8位数据位全部发送完毕。一旦数据位发送完毕，我们将进入发送完成的状态，并且将`tx_done`信号设置为高电平。

在测试文件中，我们通过将`tx_en`和`tx_data`信号分别设置为0和0x00，然后设置为1和0xFF，最后再将`tx_en`信号设置为0来测试UART模块的功能。在这个测试中，我们发送了一个全0字节和一个全FF字节，并验证了`tx_busy`和`tx_done`信号是否正确。