并写出顶层文件和仿真文件

抱歉，我无法执行代码，但我可以给你一个例子来帮助你理解顶层文件和仿真文件。

顶层文件（Top-Level File）是一个 Verilog 文件，它描述了整个设计电路的结构。它定义了模块之间的连接，包括输入和输出端口以及内部信号。在这个文件中，你会看到实例化各种模块并将它们连接起来。

以下是一个简单的顶层文件的例子：

module top(
    input clk,
    input [7:0] data_in,
    output [7:0] data_out
);

// 实例化模块
adder add(
    .a(data_in),
    .b(8'h01),
    .sum(data_out)
);

endmodule

在这个例子中，我们定义了一个顶层模块 `top`，它有一个时钟输入 `clk`，一个 8 位数据输入 `data_in` 和一个 8 位数据输出 `data_out`。我们还实例化了一个叫做 `adder` 的模块，并将 `data_in` 和常量 `8'h01` 相加，然后将结果输出到 `data_out`。

仿真文件（Testbench File）是用于验证设计是否正确的文件。它包含了测试向量，即输入信号，以及对应的预期输出信号。仿真文件会模拟电路的行为，并将仿真结果与预期结果进行比较，以确保设计的正确性。

以下是一个简单的仿真文件的例子：

module testbench();

// 定义信号
reg clk;
reg [7:0] data_in;
wire [7:0] data_out;

// 实例化顶层模块
top dut(
    .clk(clk),
    .data_in(data_in),
    .data_out(data_out)
);

// 时钟生成器
always #10 clk = ~clk;

// 测试向量和预期结果
initial begin
    clk = 0;
    data_in = 8'h01;
    #10 data_in = 8'h05;
    #10 data_in = 8'h0a;
    #10 data_in = 8'h0f;
    #10 data_in = 8'h14;
    #10 data_in = 8'h19;
    #10 data_in = 8'h1e;
    #10 data_in = 8'h23;
    #10 data_in = 8'h28;
    #10 data_in = 8'h2d;
    #10 data_in = 8'h32;
    #10 data_in = 8'h37;
    #10 data_in = 8'h3c;
    #10 data_in = 8'h41;
    #10 data_in = 8'h46;
    #10 data_in = 8'h4b;
    #10 data_in = 8'h50;
    #10 data_in = 8'h55;
    #10 data_in = 8'h5a;
    #10 data_in = 8'h5f;
    #10 data_in = 8'h64;
    #10 data_in = 8'h69;
    #10 data_in = 8'h6e;
    #10 data_in = 8'h73;
    #10 data_in = 8'h78;
    #10 data_in = 8'h7d;
    #10 data_in = 8'h82;
    #10 data_in = 8'h87;
    #10 data_in = 8'h8c;
    #10 data_in = 8'h91;
    #10 data_in = 8'h96;
    #10 data_in = 8'h9b;
    #10 data_in = 8'h9f;
    #10 data_in = 8'ha4;
    #10 data_in = 8'ha9;
    #10 data_in = 8'hae;
    #10 data_in = 8'hb3;
    #10 data_in = 8'hb8;
    #10 data_in = 8'hbd;
    #10 data_in = 8'hc2;
    #10 data_in = 8'hc7;
    #10 data_in = 8'hcc;
    #10 data_in = 8'hd1;
    #10 data_in = 8'hd6;
    #10 data_in = 8'hdb;
    #10 data_in = 8'he0;
    #10 data_in = 8'he5;
    #10 data_in = 8'hea;
    #10 data_in = 8'hef;
    #10 data_in = 8'hf4;
    #10 data_in = 8'hf9;
    #10 data_in = 8'hfe;
    #10 $finish;
end

// 打印仿真结果
always @(posedge clk) begin
    $display("data_in=%h, data_out=%h", data_in, data_out);
end

endmodule

在这个例子中，我们定义了一个仿真模块 `testbench`，它包含时钟信号 `clk`，输入信号 `data_in` 和输出信号 `data_out`。我们还实例化了顶层模块 `top`。我们使用一个简单的时钟生成器将时钟信号反转，并在 `initial` 块中定义了一系列输入向量和预期输出结果。最后，我们使用 `$display` 函数在每个时钟上升沿时打印当前的输入和输出值。

以上是一个简单的例子，实际的顶层文件和仿真文件可能更加复杂。