设计一个任意整数数控分频器，其分频系数（1-255）由外部的8位数控制。要求使用VHDL语言实现，并仿真，最后下载到实验箱验证。

好的，下面是一个完整的VHDL代码实现数控分频器，并进行仿真的例子。首先是数控分频器的主模块：

entity clk_div is
    port (
        clk_in : in std_logic;         -- 输入时钟信号
        clk_out : out std_logic;       -- 输出分频后的时钟信号
        ctrl_in : in std_logic_vector(7 downto 0)  -- 输入分频系数控制信号
    );
end entity clk_div;

architecture Behavioral of clk_div is
    signal counter : integer range 0 to 255 := 0;  -- 计数器，范围为0-255
    signal clk_10k : std_logic := '0';            -- 10kHz时钟信号
begin
    -- 2000分频器
    entity clk_div_2000 is
        port (
            clk_in : in std_logic;  -- 输入时钟信号
            clk_out : out std_logic -- 输出分频后的时钟信号
        );
    end entity clk_div_2000;

    architecture Behavioral of clk_div_2000 is
        signal counter : integer range 0 to 1999 := 0; -- 计数器，范围为0-1999
    begin
        process (clk_in)
        begin
            if rising_edge(clk_in) then  -- 输入时钟信号上升沿触发
                counter <= counter + 1;  -- 计数器加1
                if counter = 1999 then   -- 计数器计满
                    counter <= 0;        -- 计数器清零
                    clk_out <= not clk_out;  -- 输出分频后的时钟信号
                end if;
            end if;
        end process;
    end architecture Behavioral;

    div_2000 : entity work.clk_div_2000
        port map (
            clk_in => clk_in,   -- 输入时钟信号
            clk_out => clk_10k  -- 输出10kHz时钟信号
        );
    
    process (clk_10k, ctrl_in)
    begin
        if rising_edge(clk_10k) then  -- 10kHz时钟信号上升沿触发
            counter <= counter + 1;  -- 计数器加1
            if counter = to_integer(unsigned(ctrl_in)) then  -- 计数器计满，根据控制信号调整分频系数
                counter <= 0;        -- 计数器清零
                clk_out <= not clk_out;  -- 输出分频后的时钟信号
            end if;
        end if;
    end process;
end architecture Behavioral;

这个代码实现了一个数控分频器，可以接收8位数控信号，根据数控信号的值动态地调整分频系数。同时，它还包括一个2000分频器，将20MHz的时钟信号分频为10kHz的信号，作为数控分频器的输入时钟信号。最后，它输出分频后的时钟信号。

接下来是仿真测试代码：

entity clk_div_tb is
end entity clk_div_tb;

architecture Behavioral of clk_div_tb is
    component clk_div is
        port (
            clk_in : in std_logic;         -- 输入时钟信号
            clk_out : out std_logic;       -- 输出分频后的时钟信号
            ctrl_in : in std_logic_vector(7 downto 0)  -- 输入分频系数控制信号
        );
    end component;

    signal clk_in : std_logic := '0';                   -- 输入时钟信号
    signal clk_out : std_logic := '0';                  -- 输出分频后的时钟信号
    signal ctrl_in : std_logic_vector(7 downto 0) := "00000001";  -- 输入分频系数控制信号

begin
    uut : clk_div
        port map (
            clk_in => clk_in,
            clk_out => clk_out,
            ctrl_in => ctrl_in
        );

    process
    begin
        clk_in <= not clk_in after 10 ns;  -- 模拟20MHz的输入时钟信号
        wait for 1 us;
        ctrl_in <= "00001000";             -- 设置分频系数为8
        wait for 1 us;
        ctrl_in <= "00000100";             -- 设置分频系数为4
        wait for 1 us;
        ctrl_in <= "00000010";             -- 设置分频系数为2
        wait for 1 us;
        ctrl_in <= "00000001";             -- 设置分频系数为1
        wait;
    end process;
end architecture Behavioral;

这个仿真测试代码生成了一个20MHz的输入时钟信号，并将分频系数依次设置为8、4、2、1，以测试数控分频器的正确性。

最后，将这两个代码一起编译，生成比特流文件，下载到实验箱中进行验证即可。注意，具体的实验步骤和验证方法，需要参考实验箱和开发板的使用手册和实验指南。