module ClockDivider50MHzTo100Hz ( input wire CLK_50MHz, input wire reset_n, output reg CLK_100Hz ); reg [24:0] cnt; always@(posedge CLK_50MHz or posedge reset_n)begin if (reset_n == 1'b1) begin cnt <= 0; CLK_100Hz <= 0; end else if (cnt == 25'd249999) begin cnt <= 0; CLK_100Hz <= ~CLK_100Hz; end else begin cnt <= cnt + 1; end end endmodule 你能基于上面的代码写一个Verilog的测试平台吗

可以，一个简单的测试平台如下：

module ClockDivider50MHzTo100Hz_Test;

    // Inputs
    reg CLK_50MHz;
    reg reset_n;
    
    // Outputs
    wire CLK_100Hz;
    
    // Instantiate the Unit Under Test (UUT)
    ClockDivider50MHzTo100Hz uut (
        .CLK_50MHz(CLK_50MHz), 
        .reset_n(reset_n), 
        .CLK_100Hz(CLK_100Hz)
    );
    
    initial begin
        // Initialize Inputs
        reset_n = 1'b0;
        CLK_50MHz = 1'b0;
        
        // Wait for reset to complete
        #10 reset_n = 1'b1;
        
        // Generate CLK_50MHz
        #5 CLK_50MHz = 1'b1;
        #5 CLK_50MHz = 1'b0;
        
        // Check CLK_100Hz for 10 cycles
        repeat (10) begin
            #100 $display("CLK_100Hz = %b", CLK_100Hz);
        end
        
        // End simulation
        #10 $finish;
    end

endmodule

这个测试平台包括一个实例化你的模块的UUT，并使用initial块来模拟输入信号。在这个测试平台中，我们将reset信号保持为低电平5个时钟周期，然后在CLK_50MHz上生成一些时钟脉冲，并检查该模块的CLK_100Hz输出是否正确。