DUT的功能是数的转发，即将入端口的数转发到输出端口，请简述你需要覆盖的DUT的功能点，并用SystemVerilog搭建验证环境以覆盖功能点 module dut (clk, rst_n,in,out); input clk; input rst_n; input mybus_t in; output mybus_t out; endmodule

我需要覆盖DUT的功能点包括：1.检查输入端口的数据是否正确；2.确定输入端口的数据有效性；3.检查输出端口的数据是否正确；4.确定输出端口的数据有效性；5.检查输入端口和输出端口的数据一致性。为了覆盖这些功能点，我采用SystemVerilog搭建验证环境，实现如下：1.使用SystemVerilog中的断言和covergroup来检查输入端口和输出端口的数据是否正确；2.使用SystemVerilog中的信号构建一个状态机，检测输入端口和输出端口的数据有效性；3.使用SystemVerilog中的仿真环境构建一个时序模型，以检查输入端口和输出端口的数据一致性。