verilog八位乘法器代码和测试代码

以下是一个简单的 Verilog 八位乘法器代码示例：

module multiplier(a, b, p);
    input [7:0] a, b;
    output reg [15:0] p;
    always @ (a or b) begin
        p = a * b;
    end
endmodule

这个代码的模块名是 `multiplier`，它有三个端口：输入端口 `a` 和 `b`，它们都是 8 位二进制数；输出端口 `p`，它是一个 16 位二进制数。

当输入端口 `a` 或者 `b` 的值改变时，`always` 块中的代码将被执行。这个代码使用乘法运算符来计算输入端口 `a` 和 `b` 的积，并将结果存储在输出端口 `p` 中。

以下是一个简单的 Verilog 八位乘法器测试代码示例：

module testbench;
    reg [7:0] a, b;
    wire [15:0] p;

    multiplier dut(a, b, p);

    initial begin
        // 测试 1
        a = 8'b00001010;
        b = 8'b00000101;
        #10;

        // 测试 2
        a = 8'b11110000;
        b = 8'b00001111;
        #10;

        // 测试 3
        a = 8'b01010101;
        b = 8'b10101010;
        #10;

        $finish;
    end

endmodule

这个测试代码包含一个名为 `testbench` 的模块。它有三个端口：两个输入端口 `a` 和 `b`，它们都是 8 位二进制数；一个输出端口 `p`，它是一个 16 位二进制数。

在这个测试代码中，我们使用 `multiplier` 模块实例化了一个 DUT（Design Under Test）。我们还定义了两个寄存器 `a` 和 `b`，用来存储输入信号。我们还定义了一个 wire 类型的变量 `p`，用来存储输出信号。

在测试代码的 `initial` 块中，我们按照顺序执行了三个测试用例。每个测试用例将不同的值赋给输入端口 `a` 和 `b`，并等待一段时间。在每个测试用例结束时，我们使用 `$finish` 系统任务来结束仿真过程。