给出一段verilog代码：在深度为10存储器写满后给出一个full信号

下面是一个 Verilog 代码示例，当深度为10的存储器写满时，给出一个 `full` 信号：

module Memory(
  input wire clk,
  input wire reset,
  input wire write_en,
  input wire [7:0] data_in,
  output wire full
);
  
  parameter DEPTH = 10;  // 存储器深度
  
  reg [7:0] mem [0:DEPTH-1];
  reg [3:0] write_ptr;
  
  assign full = (write_ptr == DEPTH-1);
  
  always @(posedge clk or posedge reset) begin
    if (reset) begin
      for (int i = 0; i < DEPTH; i = i + 1)
        mem[i] <= 'b0;
      write_ptr <= 0;
    end else begin
      if (write_en && !full) begin
        mem[write_ptr] <= data_in;
        write_ptr <= write_ptr + 1;
      end
    end
  end

endmodule

该代码定义了一个存储器模块 `Memory`，其中 `DEPTH` 参数定义了存储器的深度。存储器由一个长度为 `DEPTH` 的数组 `mem` 组成，每个元素是8位宽度的数据。

`write_ptr` 是写指针，用于指示当前写入的位置。当 `write_ptr` 等于 `DEPTH-1` 时，表示存储器已经写满，此时 `full` 信号被置为高电平。

在时钟上升沿或复位时，根据写使能信号和存储器是否已满，将输入数据写入存储器，并更新写指针的位置。

请注意，这只是一个简单的示例代码，实际应用中可能需要根据具体需求进行适当修改和优化。