设计一个24进制减计数器，带有低电平有效的使能控制En，当En为高电平时状态保持，反之进行减计数。veilog代码

设计一个24位的低电平有效的减计数器，可以使用DFF（D触发器）阵列并结合异步清零和置数功能来实现。下面是一个简单的Verilog代码示例：

module binary_counter (
    input wire clk,            // 主时钟输入
    input wire reset,           // 异步复位信号
    input wire enable_en,       // 使能输入
    output reg [23:0] counter   // 24位计数器输出
);

// 初始化计数器为24的二进制表示，即0x1000000
reg [23:0] count_reg = 4'b1000000;

always @(posedge clk or posedge reset) begin
    if (reset)        // 当reset为高时，清零计数器
        count_reg <= 4'b0000000;
    else if (enable_en && rising_edge(clk)) // 当En为高且时钟上升沿到来
        // 使用加法操作完成递减
        count_reg <= {count_reg[22:0], ~count_reg[23]};
end

endmodule

在这个模块中，`clk`是系统时钟，`reset`用于异步清零，`enable_en`是使能输入，`counter`是24位的输出计数器。当`enable_en`为高电平并且时钟上升沿到来时，如果当前计数值不是最大值（24进制下为1），则计数值减一；当计数器达到最大值时，由于异或操作会变成最小值0，然后在下一个时钟周期再次从头开始。