写一个xilinx vivado的约束，a端口连接E5，b端口连接A3，输入时钟是100M clk.

对于Xilinx Vivado的约束文件，你可以使用XDC（Xilinx Design Constraints）语法来定义约束。以下是一个示例的约束文件，根据你的要求将a端口连接到E5，b端口连接到A3，并且输入时钟为100MHz：

# 时钟约束
create_clock -period 10 [get_ports clk]

# a端口约束
set_property -dict { PACKAGE_PIN E5 } [get_ports a]
set_property -dict { IOSTANDARD LVCMOS33 } [get_ports a]

# b端口约束
set_property -dict { PACKAGE_PIN A3 } [get_ports b]
set_property -dict { IOSTANDARD LVCMOS33 } [get_ports b]

在这个例子中，`create_clock`命令用于定义输入时钟的周期。`set_property`命令用于将a端口和b端口与特定的物理引脚(`PACKAGE_PIN`)和输入输出标准(`IOSTANDARD`)相关联。

请注意，这只是一个示例，具体的约束文件可能需要根据你的设计和硬件平台进行调整。请确保查阅相关文档以获取更详细的信息，并根据需要进行适当的修改。