verilog实现减法计数器

在Verilog语言中，实现一个减法计数器通常会用到D型触发器和异步清零（Clear on Negative Edge, CNE）的概念。D型触发器允许数据在正脉冲到来时更新，而CNE则可以在计数值变为0时对其进行清零，从而实现减一操作。下面是一个简单的例子，展示如何创建一个4位的二进制减法计数器：

module subtractive_counter (
    input wire clk,   // 时钟输入
    input wire reset, // 清零信号
    input [3:0] din, // 输入数据
    output reg [3:0] count_output // 输出计数值
);

reg [3:0] counter; // 使用register保存当前值

always @(posedge clk or posedge reset) begin
    if (reset) begin
        counter <= 4'b0; // 当reset为高时，清零计数器
    end else if (clk) begin
        if (counter > din) begin
            counter <= counter - 4'd1; // 如果计数大于输入值，减1
        end else begin
            counter <= din; // 否则，计数器等于输入值
        end
    end
end

assign count_output = counter; // 输出计数结果

endmodule