Verilog夏闻宇练习四

### Verilog 练习四：夏闻宇教程解析

#### 1. 同步复位 D 触发器的设计
在设计同步复位的 D 触发器时，复位信号仅在时钟边沿有效期间起作用。这有助于减少毛刺的影响并提高电路稳定性。

module d_ff_sync_reset (
    input wire clk,
    input wire reset_n,
    input wire d,
    output reg q
);
always @(posedge clk) begin
    if (!reset_n)
        q <= 0;
    else
        q <= d;
end
endmodule

此模块定义了一个具有同步低电平有效的复位功能的 D 触发器[^2]。

#### 2. 异步复位 D 触发器的设计
对于异步复位的 D 触发器，在任何时刻只要检测到复位信号为激活状态，则立即执行复位操作而不依赖于时钟信号。

module d_ff_async_reset (
    input wire clk,
    input wire reset_n,
    input wire d,
    output reg q
);
always @(posedge clk or negedge reset_n) begin
    if (!reset_n)
        q <= 0;
    else
        q <= d;
end
endmodule

这段代码展示了如何实现带有异步低电平有效复位输入端口的 D 型触发器逻辑。

#### 3. 测试平台编写
为了验证上述两个触发器的功能正确性，可以构建如下测试平台：

`timescale 1ns / 1ps

module tb_d_ff;

// Inputs
reg clk;
reg reset_n;
reg d;

// Outputs
wire q;

// Instantiate the Unit Under Test (UUT)
d_ff_sync_reset uut (
    .clk(clk), 
    .reset_n(reset_n), 
    .d(d),
    .q(q)
);

initial begin
    // Initialize Inputs
    clk = 0;
    reset_n = 0;
    d = 0;

    // Add your initialization code here
    
    // Wait some cycles before starting test cases
    #20;
    
    // Apply stimulus and check outputs
    repeat(5)@(posedge clk); // wait for five clock periods
    reset_n = 1;             // release reset signal after waiting long enough
    d = 1'b1;                // set data to high level
    @(posedge clk);          // observe behavior at next rising edge of clock pulse
    $display("Time=%t, Q should be %b but is actually %b", $time, d & ~(!reset_n), q);
    
    // More tests can follow...
    
    $finish;
end

// Clock generation process
always #5 clk = !clk;

endmodule

通过这个简单的测试平台，能够模拟不同的工作场景来检验触发器的行为是否符合预期。