systemverilog中logic定义2组位宽

在SystemVerilog中，`logic`关键字可以定义多值（单比特或多比特）的线网类型，与传统的Verilog中只能使用`reg`来定义变量不同，`logic`提供了更灵活的数据类型。它可以用来声明单比特或多比特的信号，适用于表达式和连续赋值。

当你想要声明一个具有两个不同位宽的`logic`变量时，你只需要在声明时指定每个维度的大小。对于一维数组，使用方括号来定义宽度；对于多维数组，则需要使用多个方括号来定义每个维度的大小。

例如：

logic [3:0] low_width;      // 声明一个4位宽的单比特信号
logic [7:0][3:0] high_width; // 声明一个二维数组，第一维大小为8，每个元素是4位宽

上面第一个例子中，`low_width`是一个4位宽的信号。第二个例子中，`high_width`是一个8x4位的二维数组，意味着它由8个4位宽的元素组成。

需要注意的是，在SystemVerilog中定义多维数组时，最左边的维度是最外层，这意味着`high_width`可以被视为一个8位的数组，每个元素是一个4位宽的`logic`类型。