沈阳航空航天大学：12小时数字钟电路设计详解与Verilog实现

本资源是一份关于"12小时数字钟电路设计与实现"的课程设计报告，隶属于沈阳航空航天大学计算机学院计算机科学与技术专业，由学生在2016年1月13日完成。该报告主要围绕计算机组成原理课程，详细探讨了电路设计的方法、流程和技术选型。 1. **设计原理**：设计采用了Verilog语言，这是一种硬件描述语言，用于描述数字逻辑电路的行为。底层代码用Verilog实现，顶层则通过编写Verilog程序生成原理图，然后将输入输出端口配置好。设计采用自顶向下策略，顶层使用原理图设计法，底层通过编程实现具体逻辑。 2. **设计思路**： - 实现功能包括实时显示12小时制的时间（小时、分钟和秒），以及具备手动校准功能。校准时，用户可以分别调整时计数器和分计数器，每按一次校时键或分时键，对应计数器加1。 - 硬件环境使用的是伟福COP2000型计算机组成原理实验仪，它是一个集成了教学和实验功能的平台，配备有专门的集成调试软件COP2000集成开发环境。 - EDA环境选用Xilinx的Foundation 3.1设计软件，这是一个针对可编程逻辑器件（FPGA或 CPLD）进行设计的工具。 3. **详细设计方案**： - **算法与程序设计**：以秒计数器为例，它是60进制计数器，由低位十进制计数器second0和高位六进制计数器second1组成。秒计数器模块使用always @(posedge clk)结构，clk为时钟信号，频率为1/60秒。每当second0满10，会自动进位到second1。两位变量second0和second1均为4位宽的寄存器型。 4. **程序调试与测试**：在设计过程中，进行了程序调试，遇到的问题和解决方法在章节中有所记录。程序测试环节对电路功能的正确性进行了验证，包括时间显示的准确性、手动校准的响应等。 5. **参考资料和源代码**：报告最后提供了参考文献列表和源代码的附录，展示了作者在设计过程中的理论依据和实际代码实现。 这份报告深入地展示了如何运用Verilog进行电路设计，以及在特定硬件环境中实现12小时数字钟的功能，对于理解计算机组成原理和数字逻辑设计具有实践参考价值。