MPC85xx处理器中断机制详解：异常与PIC中断管理

本文档主要探讨了PowerPC处理器，特别是MPC85xx中，e500核的中断机制。中断在计算机系统中扮演着关键角色，它们允许CPU在处理完当前任务后响应外部事件或异常情况。在PowerPC架构下，中断源分为两类：一类是内核产生的异常，如非法指令执行或TLB（Translation Lookaside Buffer）缺失，这类中断是同步的，即CPU可以预知其发生；另一类是外设或中断控制器（PIC）提供的中断，它们是异步的，不可预知，通常由外部事件触发。 中断机制的核心是中断开关寄存器(MSR[EE])，该位负责中断的全局使能。当MSR[EE]置0时，会屏蔽所有中断，如果此时接收到中断，如果是边沿触发的中断，则可能会丢失，因为中断会被立即屏蔽；如果是水平触发的中断，则会被捕获并等待处理。 中断向量是中断管理的关键，每个中断都有自己对应的中断向量寄存器（IVPR）和中断向量选择寄存器（IVOR）。IVPR包含了中断的基地址，IVORn系列寄存器则提供了特定中断的偏移地址。例如，IVOR4处理外部中断和内部系统控制中断，IVOR8处理系统调用，IVOR10可能用于处理计数器溢出等。通过组合IVPR和IVORn的值，可以计算出中断处理程序的确切地址。 在MPC85xx的uboot代码示例中，可以看到如何设置中断向量，比如IVPR被设置为0xFFF80000，IVOR10被设置为0x00000a00。这些设置确保了中断向量表能够正确地引导CPU到相应的中断服务程序。 总结来说，本文档详细介绍了PowerPC处理器MPC85xx中e500核的中断管理机制，包括异常和外部中断的区别，中断开关的作用，以及中断向量的计算和配置过程。这对于理解PowerPC架构下的中断处理流程和技术实现具有重要意义。