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胡伟武讲解:CPU设计中的并行技术和动态调度策略
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更新于2024-07-15
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"CPU设计中的并行技术是提升计算机性能的关键策略,由著名CPU设计专家胡伟武讲解。本PPT涵盖了多个核心主题,包括处理器设计的基本概念,如ALU(算术逻辑单元)设计、先行进位加法器、定点补码乘法器以及Booth算法和Wallace树等基本运算单元的实现。重点探讨了指令级并行性,这是现代CPU设计的核心,通过指令流水线、多发射技术、乱序执行以及动态调度和寄存器重命名来实现。 指令级并行性主要体现在三个方面:时间重叠的流水线,使得不同指令在不同阶段同时处理;空间重复的多发射,允许同一周期内执行多个指令;以及乱序执行,即使前面指令等待,后面的指令也可以利用空闲时间执行,通过预测和动态调度优化性能。动态调度技术则将指令相关性检查和执行分离,允许更多指令并行,通过保留站和指令缓存优化资源利用。 此外,讨论了影响动态调度的因素,如指令缓存的结构,包括独立保留站(每个功能部件有自己的)、分组保留站(共享)、和全局保留站(所有部件共享),以及这些结构对数据通路复杂性、保留站效率和发射复杂度的影响。独立保留站虽然简单,但可能因利用率不均导致效率问题。 CPU设计中的并行技术是一个复杂的系统工程,涉及到硬件架构、算法设计和性能优化等多个层面,旨在最大化处理器的并发处理能力,从而提高整体计算效率。通过深入理解这些原理和技术,可以更好地设计和理解现代高性能CPU的工作机制。"
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保留站组织
独立保留站:每个功能部件一个保留站
分组保留站:多个功能部件共享保留站
全局保留站:所有功能部件共享保留站
比较:数据通路复杂度(结果总线传送)、保留站项数、
保留站效率、发射复杂度
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8
独立保留站
每个功能部件都有自己的保留站
每个保留站项数较少( 2-4 项),只要
一个写入端口一个读出端口,输出选择
比较简单
保留站利用率低,可能忙的忙死甚至引
起堵塞,闲的闲死
结果总线送到所有保留站,连线长,结
果写回可能需要单独一拍
CDC6600 每个 EU 一项保留站
IBM360/91 中浮点加减部件两项,浮点
乘法部件 3 项保留站
PowerPC 620 三个定点一个浮点部件每
个两项保留站
龙芯 1 号三个定点两个浮点部件每个两
项保留站
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