无死区鉴频鉴相器设计：基于新型延时单元的电荷泵锁相环关键模块

"一种具有新型延时单元的鉴频鉴相器设计，通过消除死区提高锁相环性能" 鉴频鉴相器（Phase Frequency Detector, PFD）是电荷泵锁相环（Charge Pump Phase Locked Loop, CPPLL）的关键组件，它负责比较输入参考信号和反馈信号的频率与相位，从而驱动电荷泵调整压控振荡器（VCO）的频率。死区是指PFD无法正确鉴别两个输入信号之间最小相位差的区域，这会导致锁相环的杂散特性下降，影响整体系统的性能。 在这款设计中，基于TSMC 0.18微米射频CMOS工艺，开发了一款创新的无死区鉴频鉴相器，其核心在于新型的延时单元。该延时单元采用了传输门和反相器的结构，并通过3位数字控制，可以实现8种不同的复位延时配置，以消除鉴相死区。这种设计的优势在于结构紧凑、易于扩展和移植，同时对工艺、电压和温度变化具有良好的适应性。 死区的消除对于提升锁相环的性能至关重要，因为它能减少相位抖动，改善杂散和相噪特性。传统的PFD由于死区效应，可能会限制锁相环的捕获速度和鉴相范围。而通过增加可配置的复位延时treset，可以在保持良好鉴相范围和捕获速度的同时，有效地消除死区。 电荷泵锁相环通常由五部分组成：鉴频鉴相器（PFD）、电荷泵（CP）、环路滤波器（LPF）、压控振荡器（VCO）和可编程分频器（DIV）。PFD产生的UP和DOWN信号控制电荷泵对环路滤波器进行充放电，进而影响VCO的输出频率。VCO的输出经过DIV分频后与参考信号再次进行比较，形成一个闭环控制系统，实现精确的频率跟踪或倍频功能。 这款新型PFD的设计解决了传统PFD存在的问题，通过数字控制的延时单元，能够在不牺牲鉴相范围和捕获速度的前提下，显著提高锁相环的性能，使其适用于各种高性能的无线通信、雷达和导航系统。仿真结果显示，该设计成功实现了预期的目标，能够有效应用于实际的锁相环电路中，为CPPLL的优化提供了一种新的解决方案。