基于SerDes的SoC芯片边界扫描测试新方法及其电路实现

本文主要探讨了基于系统级芯片（System-on-Chip, SoC）设计中的SerDes（Serializer/Deserializer，串行器/解串器）模块边界扫描测试的设计与电路实现方法。在当前超大规模集成电路设计的趋势下，SoC设计通过IP（知识产权）集成显著提高了设计效率并降低了成本，而SerDes作为复杂的数模混合IP，负责高速数据的收发，其测试显得尤为重要。 文章首先阐述了SoC设计的现状和优势，然后针对SoC芯片中SerDes的PAD（Pad Array）测试提出了两种创新的边界扫描测试策略。第一种是利用SerDes内置的边界扫描测试电路，通过串行方式对多个SerDes进行测试，这可以节省测试时间和资源，适用于大规模的模块间通信。第二种方法则是将SerDes作为一个独立的PAD连接到顶层的边界扫描链中，实现集成测试，这样有助于提高测试的灵活性和精度。 作者们基于SMIC 40纳米工艺，选择了Synopsys公司的BSDCompiler工具，针对一款自主研发的多核SoC芯片进行了电路设计。通过网表级仿真实验，验证了这两种测试技术的可行性与有效性。实验结果显示，这些改进的边界扫描测试方法不仅提高了测试效率，而且能够准确检测SerDes模块的功能异常，确保了SoC芯片的整体性能。 本文的关键词包括SerDes、边界扫描测试、串行测试、集成测试以及SoC设计。整体而言，研究者们的成果对于优化SerDes在SoC中的测试流程，提升芯片设计质量，以及降低测试成本具有重要意义，对于集成电路行业的实践和技术发展具有指导价值。