详解在Modelsim中仿真IP核：从VEO到VHDL实例化

本文档详细阐述了如何在Xilinx/Altera的ISE集成环境和Modelsim中进行IP核（如asyn_fifo）的仿真过程。首先，理解两个关键文件的作用至关重要：asyn_fifo.veo提供了IP核的实例化模板，通常用于Edit菜单的Language Template -> COREGEN选项中，以及asyn_fifo.v，这是IP核的行为模型，包含对Xilinx行为模型库的调用，需要在仿真时添加到工程中。 在ISE中仿真IP核，应遵循以下步骤： 1. IP核应在新的工程中进行仿真和实例化，因为原工程可能无法支持对IP核的测试bench仿真，可能会出现错误。 2. 图1展示了尝试在原工程中直接添加testbench进行IP核仿真的错误情况，而图2则显示了正确的方法，即在新工程中单独进行IP核的仿真。 在Modelsim中进行IP核仿真，具体步骤如下： a. 首先，创建一个专用的库目录，如$Modeltech_6.0d/Xilinx_lib_tt，用于存储Xilinx编译的库。 b. 设置工作目录到新创建的库目录，便于管理。 c. 在Modelsim中创建一个新的库，例如Xilinx_lib_tt，以便在workspace的library属性中可见。 d. 编译Xilinx库，包括simprims、unisims和xilinxcorelib三个主要库，通过设置library为新创建的Xilinx_lib_tt来进行。 e. 在Modelsim中，选择Compile选项，指定library为Xilinx_lib_tt，确保所有依赖的库都被正确地编译和链接。 通过这些步骤，用户可以有效地在Modelsim中仿真IP核，确保行为模型的正确运行和工程的顺利构建。对于初学者来说，这是一个非常实用的教程，可以帮助他们理解和掌握IP核在实际设计流程中的应用和仿真方法。