基于FPGA的高速误码测试仪设计与实现

基于FPGA的高速误码测试仪的设计 本设计介绍了一种基于FPGA的高速误码测试仪，旨在检测通信系统的可靠性。传统的误码测试仪基于CPLD和CPU协同工作，存在结构复杂、价格昂贵、不方便携带等缺陷。基于FPGA的高速误码测试仪采用FPGA来完成控制和测试模块的一体化设计，提高了测试速度和可靠性。 关键词：高速误码测试仪、FPGA、误码分析仪、数字通信系统、CEPT、EPON、误码率 误码测试仪是检测通信系统可靠性的重要设备，广泛应用于同轴电缆、光纤、卫星及局间中继等符合CEPT数字系列通信系统传输质量的监测。评价一个通信系统的可靠性的指标就是检测该通信系统在数据传输过程中误码率的大小。本设计的高速信号误码测试仪，用于对EPON中接收和发送突发光信号的接收模块的可靠性进行检测。 误码测试仪主要由发送模块、接收模块、显示模块、控制模块等几个模块组成，系统硬件结构框图如图1所示。其中发送、接收模块在FPGA中实现，控制模块由单片机实现，显示模块由单片机驱动，这样使得设计的误码分析仪具有体积轻巧、接口丰富、简单易用、成本低廉、内核可升级等特点。 FPGA在该设计中实现了误码测试仪的核心功能，FPGA设计使用的是自顶向下的模块化设计方法。基于FPGA设计的模块包括：SY87739L频率计的控制模块、SY87700时钟提取控制模块、计数模块、伪随机序列发送模块、数据接收模块、与单片机的通信模块。 SY87739L频率合成芯片的控制模块是该设计的关键部分，该芯片可以合成10～729MHz范围内的差分频率，根据设置的参数合成相应的频率。FPGA对SY87739L的控制，使得误码测试仪可以测试不同的频率，例如32Mb/s、64Mb/s、122Mb/s、155Mb/s等。 本设计的基于FPGA的高速误码测试仪具有高速、可靠、灵活、成本低廉等特点，适用于检测通信系统的可靠性和质量。本设计也为未来误码测试仪的发展提供了新的思路和方向。