CS5460A
DS284PP4 9
开关特性
(TA= -40 ℃~+85 ℃;VA+=5.0V ±10%;VD+=3.0V ±10%或5.0V ±10%;VA- = 0.0V ;逻辑电平:逻辑0=0.0V
逻辑1=VD+;CL=50pF )
参数
符号
最小值
典型值
最大值
单位
主时钟频率 内部振荡器(注释 24)
MCLK 2.5 4.096 20 MHz
主时钟占空比
40 - 60 %
CPUCLK 占空比 (注释 25)
40 60 %
上升时间
除
SCLK
外的所有数字输入引脚(注释
26
)
SCLK
任意数字信号输入
trise -
-
-
-
-
50
1.0
100
-
µ s
µ s
n s
下降时间
除
SCLK
外的所有数字输入引脚(注释
26
)
SCLK
任意数字信号输入
tfall -
-
-
-
-
50
1.0
100
-
µ s
µ s
n s
启动
振荡器启动时间 XTAL=4.096MHz(注释 27)
tost - 60 - m s
串行口时间特性
串行时钟频率
SCLK - - 2 MHz
串行时钟 脉冲高电平宽度
脉冲低电平宽度
t1
t2
200
200
-
-
-
-
n s
n s
SDI 时间特性
CS 下降到 SCLK 上升的时间
t3 50 - - n s
SCLK 上升前数据建立时间
t4 50 - - n s
SCLK 上升后数据保持时间
t5 100 - - n s
SCLK 下降到 CS 无效的时间
t6 100 - - n s
SDO 时间特性
CS 下降到 SDO 开始驱动的时间
t7 - 20 50 n s
SCLK 下降到新数据位出现的时间
t8 - 20 50 n s
CS 上升到 SDO 高阻态的时间
t9 - 20 50 n s
自引导时间特性
串行时钟 高电平脉宽
低电平脉宽
t10
t11
8
8
MCLK
MCLK
MODE 到 RESET 上升的建立时间
t12 50 - - n s
RESET 上升到 CS 下降的时间
t13 48 MCLK
CS 下降到 SCLK 上升的时间
t14 100 8 MCLK
从 SCLK 下降到 CS 上升时间
t15 16 MCLK
CS 上升到 MODE 拉低时间(结束自引导过程)
t16 50 n s
SDO 保证设置时间到 SCLK 上升的时间
t17 100 n s
注释:24. 芯片参数是使用4.096MHz 时钟时的参数,但时钟频率在3MHz ~20MHz 之内都能使用。但输入频率超过5MHZ
时,必须使用外部振荡器,若仍使用晶振,则VD+必须为5V(不是3V)。
25. 如果使用外部MCLK ,则占空比必须在45%和55%之间才能满足该参数的要求。
26. 参数测试使用了被测波形10%和90%的两个点。输出负载为50pF 。
27. 振荡器启动时间因晶片参数不同而不同。当使用外部时钟时该参数无效。