DFT时钟选择器与DFT时钟链路：原理与实现

"DFT_clk_mux_and_DFT_clk_chain 数据表" 本文档详细介绍了DFT（Design For Testability，可测试性设计）中的DFT_clk_mux和DFT_clk_chain组件，这两个组件在进行DFT插入时由DFTCompiler工具添加，并且在设计的顶层作为两个独立模块工作，但它们共同作用于一个单元。DFT_clk_mux位于OCC（On-Chip Clocking，片上时钟）时钟发生器，通常是一个PLL（Phase-Locked Loop，锁相环），和其时钟树之间，目的是为了在扫描移位和捕获过程中对时钟进行控制。DFT_clk_chain包含了控制DFT_clk_mux捕获操作的数据。这两个模块保持分离是因为DFT_clk_mux内部的触发器必须是非扫描型的，以便正确切换时钟源，而DFT_clk_chain内部的触发器必须位于扫描链上，以便ATPG（Automatic Test Pattern Generation，自动测试模式生成）能够控制捕获脉冲。 DFT_clk_mux的系统概述： DFT_clk_mux的主要功能是提供对时钟的控制，以便在测试模式下进行扫描和数据捕获。它连接到PLL或其他时钟源，并通过一个控制信号选择将哪个时钟路径馈送到设计的其余部分。非扫描型触发器确保了时钟切换的正确性，防止了扫描数据在切换时钟源时出现错误。 DFT_clk_chain的工作原理： DFT_clk_chain包含了一系列用于控制DFT_clk_mux捕获操作的逻辑。这些逻辑通常包括扫描链上的触发器，用于接收和传递控制捕获脉冲的信号。ATPG工具可以利用这些触发器来精确控制何时启动或停止数据捕获，以执行有效的故障检测。 历史更新与改进： 1. 在D-2010.03-SP2版本中，引入了使用时钟门控Latch的选项，这允许更加灵活地控制时钟路径，提高能效。 2. 在E-2010.12版本中，新块的层次结构在插入DFT时被扁平化，简化了设计结构，提高了综合和布局布线的效率。 注意事项： DFTCompiler提供的PLL控制器仅作为示例，不保证适用于所有设计。如果决定使用这个设计，用户需负责验证该功能在实际设计中的适用性和正确性。 DFT_clk_mux和DFT_clk_chain是集成电路可测试性设计中的关键组成部分，它们协同工作以确保在测试期间能够有效地切换时钟并控制数据捕获，从而提高故障检测的能力。理解这些组件的架构和操作对于优化设计的测试流程至关重要。