使用DIVA进行金融知识图谱反欺诈：晶体管提取与寄生参数分析

"这篇文章主要介绍了如何在Cadence环境下利用DIVA工具进行晶体管级的提取，特别是针对金融知识图谱的反欺诈应用。提取过程是IC设计中的关键步骤，用于从版图中获取晶体管的参数，包括寄生电容，以供后续的模拟仿真使用。文中详细阐述了在DIVA中启动提取过程的步骤和设置，强调了提取前需通过DRC（设计规则检查）的重要性。" 在Cadence的Virtuoso环境中，为了进行晶体管提取，首先需要打开单元的layout视图，比如一个反相器单元。然后通过菜单选择Verify— Extract…来启动提取过程。在这个过程中，会使用到规则文件divaEXT.rul，该文件定义了基于MOSIS SCMOS Rev8工艺的提取规则。用户可以根据需求决定是否提取寄生电容，通过点击Set Switches按钮并在打开的对话框中选中Extract_Parasitic_Caps开关，这样可以包含寄生参数以提高仿真精度，虽然会增加仿真时间。 在设置完成后，点击OK按钮启动提取。提取的结果会在Command Interpreter Window (CIW)中显示，理想情况下，提取过程应该没有错误。一旦提取完成，会出现一个新的名为extracted的视图，用户可以在该视图中查看提取结果，包括每个晶体管的轮廓线和符号，以及标注的宽度和长度。提取的视图有助于对比版图和原理图，确保版图设计与预期相符，这是设计流程中的关键验证步骤。 值得一提的是，Virtuoso版图编辑器的各个层分为"层/用途"配对，提取后的视图中层的用途变为net（网络节点），并且用示意视图表示。整个过程遵循了集成电路设计的标准流程，从电路图输入到版图编辑，再到晶体管提取，最后到仿真验证，确保了设计的准确性。 此外，提到的书籍《数字VLSI芯片设计——使用Cadence和Synopsys CAD工具》是一本指导读者使用这些专业工具进行实际数字集成电路设计的教材。书中涵盖了从CAD平台到布局布线的全过程，通过实例教学，帮助读者掌握包括Verilog仿真、标准单元设计、模拟和数模混合信号仿真等一系列设计工具的使用，并通过设计简化MIPS微处理器的例子来巩固学习。 这本书适用于高等教育集成电路设计课程，既可以作为理论课程的补充教材，也可以作为实践课程的教科书，同时适合集成电路设计人员作为培训材料或参考手册。