STM32F100系列微控制器参考手册

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"STM32F100英文手册" 本手册是为应用开发者提供的参考手册，旨在提供完整的信息，以便正确使用STM32F100xx微控制器的存储器和外围设备。STM32F100xx是一系列微控制器，具有不同的存储器尺寸、封装和外围设备。手册中提供了 STM32F100xx 微控制器的详细信息，包括存储器、外围设备、Flash存储器编程、擦除和保护等。同时，还提供了相关文档的链接，例如 Cortex-M3 技术参考手册和 STM32F100xx 数据手册等。在手册中，STM32F100xx 微控制器被定义为一系列具有不同存储器尺寸、封装和外围设备的微控制器家族。手册提供了如何使用 STM32F100xx 微控制器的存储器和外围设备的详细信息，包括存储器的组织结构、访问方式、存储器映射等。此外，手册还提供了STM32F100xx 微控制器的相关信息，例如设备特性、封装信息、Flash存储器编程等。同时，还提供了相关文档的链接，例如 Cortex-M3 技术参考手册和 STM32F100xx 数据手册等。手册的主要内容包括： 1. STM32F100xx 微控制器的概述 2. 存储器的组织结构和访问方式 3. 外围设备的使用和配置 4. Flash存储器的编程、擦除和保护 5. 相关文档和链接本手册为应用开发者提供了 STM32F100xx 微控制器的详细信息和使用指南，是开发基于 STM32F100xx 微控制器的应用程序的必备参考手册。知识点： * STM32F100xx 微控制器的概述 * 存储器的组织结构和访问方式 * 外围设备的使用和配置 * Flash存储器的编程、擦除和保护 * Cortex-M3 技术参考手册 * STM32F100xx 数据手册 * ARM Cortex-M3 核心架构 * 微控制器的应用开发 * 嵌入式系统开发 * 单片机应用开发

Contents RM0041

16/713 Doc ID16188 Rev 5

19.6.1 Control register (WWDG_CR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 493

19.6.2 Configuration register (WWDG_CFR) . . . . . . . . . . . . . . . . . . . . . . . . . 494

19.6.3 Status register (WWDG_SR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 494

19.6.4 WWDG register map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 495

20 Flexible static memory controller (FSMC) . . . . . . . . . . . . . . . . . . . . . 496

20.1 FSMC main features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 496

20.2 Block diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 497

20.3 AHB interface . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 497

20.3.1 Supported memories and transactions . . . . . . . . . . . . . . . . . . . . . . . . 498

20.4 External device address mapping . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 499

20.4.1 NOR/PSRAM address mapping . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 499

20.5 NOR Flash/PSRAM controller . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 500

20.5.1 External memory interface signals . . . . . . . . . . . . . . . . . . . . . . . . . . . . 501

20.5.2 Supported memories and transactions . . . . . . . . . . . . . . . . . . . . . . . . 503

20.5.3 General timing rules . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 504

20.5.4 NOR Flash/PSRAM controller asynchronous transactions . . . . . . . . . 505

20.5.5 Synchronous transactions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 523

20.5.6 NOR/PSRAM control registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 529

20.5.7 FSMC register map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 537

21 Serial peripheral interface (SPI) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 539

21.1 SPI introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 539

21.2 SPI main features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 540

21.2.1 SPI features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 540

21.3 SPI functional description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 541

21.3.1 General description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 541

21.3.2 Configuring the SPI in slave mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . 544

21.3.3 Configuring the SPI in master mode . . . . . . . . . . . . . . . . . . . . . . . . . . 546

21.3.4 Configuring the SPI for half-duplex communication . . . . . . . . . . . . . . . 547

21.3.5 Data transmission and reception procedures . . . . . . . . . . . . . . . . . . . 547

21.3.6 CRC calculation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 554

21.3.7 Status flags . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 556

21.3.8 Disabling the SPI . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 557

21.3.9 SPI communication using DMA (direct memory addressing) . . . . . . . 558

21.3.10 Error flags . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 560

Doc ID16188 Rev 5 17/713

RM0041 Contents

21.3.11 SPI interrupts . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 561

21.4 SPI registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 562

21.4.1 SPI control register 1 (SPI_CR1) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 562

21.4.2 SPI control register 2 (SPI_CR2) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 563

21.4.3 SPI status register (SPI_SR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 564

21.4.4 SPI data register (SPI_DR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 565

21.4.5 SPI CRC polynomial register (SPI_CRCPR) . . . . . . . . . . . . . . . . . . . . 566

21.4.6 SPI RX CRC register (SPI_RXCRCR) . . . . . . . . . . . . . . . . . . . . . . . . . 566

21.4.7 SPI TX CRC register (SPI_TXCRCR) . . . . . . . . . . . . . . . . . . . . . . . . . 566

21.4.8 SPI register map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 568

22 Inter-integrated circuit (I

C) interface . . . . . . . . . . . . . . . . . . . . . . . . . 569

22.1 I

C introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 569

22.2 I

C main features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 569

22.3 I

C functional description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 570

22.3.1 Mode selection . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 570

22.3.2 I2C slave mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 572

22.3.3 I2C master mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 575

22.3.4 Error conditions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 583

22.3.5 SDA/SCL line control . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 584

22.3.6 SMBus . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 585

22.3.7 DMA requests . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 587

22.3.8 Packet error checking . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 589

22.4 I

C interrupts . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 589

22.5 I

C debug mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 591

22.6 I

C registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 591

22.6.1 I

C Control register 1 (I2C_CR1) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 591

22.6.2 I

C Control register 2 (I2C_CR2) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 593

22.6.3 I

C Own address register 1 (I2C_OAR1) . . . . . . . . . . . . . . . . . . . . . . . 595

22.6.4 I

C Own address register 2 (I2C_OAR2) . . . . . . . . . . . . . . . . . . . . . . . 595

22.6.5 I

C Data register (I2C_DR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 596

22.6.6 I

C Status register 1 (I2C_SR1) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 596

22.6.7 I

C Status register 2 (I2C_SR2) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 600

22.6.8 I

C Clock control register (I2C_CCR) . . . . . . . . . . . . . . . . . . . . . . . . . 601

22.6.9 I

C TRISE register (I2C_TRISE) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 602

22.6.10 I2C register map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 603

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23 Universal synchronous asynchronous receiver

transmitter (USART) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 604

23.1 USART introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 604

23.2 USART main features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 604

23.3 USART functional description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 605

23.3.1 USART character description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 608

23.3.2 Transmitter . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 609

23.3.3 Receiver . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 612

23.3.4 Fractional baud rate generation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 617

23.3.5 USART receiver tolerance to clock deviation . . . . . . . . . . . . . . . . . . . . 622

23.3.6 Multiprocessor communication . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 622

23.3.7 Parity control . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 624

23.3.8 LIN (local interconnection network) mode . . . . . . . . . . . . . . . . . . . . . . 625

23.3.9 USART synchronous mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 628

23.3.10 Single-wire half-duplex communication . . . . . . . . . . . . . . . . . . . . . . . . 630

23.3.11 Smartcard . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 631

23.3.12 IrDA SIR ENDEC block . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 633

23.3.13 Continuous communication using DMA . . . . . . . . . . . . . . . . . . . . . . . . 635

23.3.14 Hardware flow control . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 637

23.4 USART interrupts . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 639

23.5 USART mode configuration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 640

23.6 USART registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 640

23.6.1 Status register (USART_SR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 640

23.6.2 Data register (USART_DR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 643

23.6.3 Baud rate register (USART_BRR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . 643

23.6.4 Control register 1 (USART_CR1) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 643

23.6.5 Control register 2 (USART_CR2) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 646

23.6.6 Control register 3 (USART_CR3) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 647

23.6.7 Guard time and prescaler register (USART_GTPR) . . . . . . . . . . . . . . 649

23.6.8 USART register map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 650

24 High-definition multimedia interface-consumer

electronics control controller (HDMI™-CEC) . . . . . . . . . . . . . . . . . . . 651

24.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 651

24.2 HDMI-CEC main features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 652

24.3 HDMI-CEC bus topology . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 652

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RM0041 Contents

24.3.1 HDMI-CEC pin . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 652

24.3.2 Message description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 653

24.3.3 Bit timing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 654

24.4 Arbitration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 655

24.4.1 Signal free time (SFT) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 655

24.4.2 Header arbitration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 655

24.5 Error handling . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 656

24.5.1 BTE, BPE and Error bit generation . . . . . . . . . . . . . . . . . . . . . . . . . . . 656

24.5.2 Message error . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 656

24.6 Device addressing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 656

24.7 HDMI-CEC functional description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 657

24.7.1 Block diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 657

24.7.2 Prescaler . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 657

24.7.3 Rx digital filter . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 658

24.7.4 Rx bit timing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 658

24.7.5 Tx bit timing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 659

24.7.6 CEC arbiter . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 660

24.7.7 CEC states . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 661

24.7.8 CEC and system Stop mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 665

24.8 HDMI-CEC interrupts . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 666

24.9 HDMI-CEC registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 667

24.9.1 CEC configuration register (CEC_CFGR) . . . . . . . . . . . . . . . . . . . . . . 667

24.9.2 CEC own address register (CEC_OAR) . . . . . . . . . . . . . . . . . . . . . . . 668

24.9.3 CEC prescaler register (CEC_PRES) . . . . . . . . . . . . . . . . . . . . . . . . . 668

24.9.4 CEC error status register (CEC_ESR) . . . . . . . . . . . . . . . . . . . . . . . . . 669

24.9.5 CEC control and status register (CEC_CSR) . . . . . . . . . . . . . . . . . . . 670

24.9.6 CEC Tx data register (CEC_TXD) . . . . . . . . . . . . . . . . . . . . . . . . . . . . 671

24.9.7 CEC Rx data register (CEC_RXD) . . . . . . . . . . . . . . . . . . . . . . . . . . . 671

24.9.8 HDMI-CEC register map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 672

25 Debug support (DBG) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 673

25.1 Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 673

25.2 Reference ARM® documentation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 675

25.3 SWJ debug port (serial wire and JTAG) . . . . . . . . . . . . . . . . . . . . . . . . . 675

25.3.1 Mechanism to select the JTAG-DP or the SW-DP . . . . . . . . . . . . . . . . 675

25.4 Pinout and debug port pins . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 676

Contents RM0041

20/713 Doc ID16188 Rev 5

25.4.1 SWJ debug port pins . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 676

25.4.2 Flexible SWJ-DP pin assignment . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 676

25.4.3 Internal pull-up and pull-down on JTAG pins . . . . . . . . . . . . . . . . . . . . 677

25.4.4 Using serial wire and releasing the unused debug pins as GPIOs . . . 679

25.5 STM32F100xx JTAG TAP connection . . . . . . . . . . . . . . . . . . . . . . . . . . 679

25.6 ID codes and locking mechanism . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 681

25.6.1 MCU device ID code . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 681

25.6.2 Boundary scan TAP . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 682

25.6.3 Cortex

-M3 TAP . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 682

25.6.4 Cortex

-M3 JEDEC-106 ID code . . . . . . . . . . . . . . . . . . . . . . . . . . . . 682

25.7 JTAG debug port . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 682

25.8 SW debug port . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 684

25.8.1 SW protocol introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 684

25.8.2 SW protocol sequence . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 684

25.8.3 SW-DP state machine (reset, idle states, ID code) . . . . . . . . . . . . . . . 685

25.8.4 DP and AP read/write accesses . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 686

25.8.5 SW-DP registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 686

25.8.6 SW-AP registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 687

25.9 AHB-AP (AHB access port) - valid for both JTAG-DP

and SW-DP . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 687

25.10 Core debug . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 689

25.11 Capability of the debugger host to connect under system reset . . . . . . 690

25.12 FPB (Flash patch breakpoint) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 690

25.13 DWT (data watchpoint trigger) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 691

25.14 ITM (instrumentation trace macrocell) . . . . . . . . . . . . . . . . . . . . . . . . . . 691

25.14.1 General description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 691

25.14.2 Time stamp packets, synchronization and overflow packets . . . . . . . . 691

25.15 MCU debug component (DBGMCU) . . . . . . . . . . . . . . . . . . . . . . . . . . . 693

25.15.1 Debug support for low-power modes . . . . . . . . . . . . . . . . . . . . . . . . . . 693

25.15.2 Debug support for timers, watchdog and I

C . . . . . . . . . . . . . . . . . . . . 693

25.15.3 Debug MCU configuration register . . . . . . . . . . . . . . . . . . . . . . . . . . . . 694

25.16 TPIU (trace port interface unit) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 696

25.16.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 696

25.16.2 TRACE pin assignment . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 698

25.16.3 TPUI formatter . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 699

25.16.4 TPUI frame synchronization packets . . . . . . . . . . . . . . . . . . . . . . . . . . 700

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