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SoC技术驱动的PSTN短消息终端系统高效软硬件设计详解
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更新于2024-08-29
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本文主要探讨的是基于SoC(系统级芯片)的PSTN(公共交换电话网络)短消息终端系统的软硬件设计。这种专用芯片集成了多种关键组件,如微控制器(DW8051_core IP核)、随机存取存储器(RAM)、FSK/DTMF调制解调器、LCD接口、键盘扫描模块、数据存储器扩展接口以及线路状态控制功能。它专为固定电话网的短消息服务设计,能够执行上传和下载FSK和DTMF格式的短消息、接收CID号码、检测振铃信号以及控制话机状态等任务,实现了PSTN短消息终端的高效集成。 SoC技术在设计中扮演着重要角色,它不仅仅是硬件层面的整合,还包括运行在其上的软件。全硬件设计虽然能提供高速度和高效率,但开发周期长、成本较高。相反,软件实现方式更加灵活,但可能会牺牲速度和性能。因此,软硬件功能的有效划分对于SoC设计至关重要。在本系统中,通信任务,特别是涉及实时性要求的调制解调部分,被硬件逻辑负责,而数据链路层的功能如连接管理、错误控制等,则交由微处理器通过软件来处理。 人机交互方面,如键盘扫描,由于软件实现效率不高,采用了专门的硬件逻辑来提高响应速度。此外,Flash存储器管理和外设管理也是系统的重要组成部分,它们的分工协作决定了整个终端系统性能的优劣。 基于SoC的PSTN短消息终端系统设计是一项结合了高性能硬件和高效软件的复杂工程,旨在提供一种经济且高效的通信解决方案,满足固定电话网络中短消息传输的需求。通过软硬件的协同设计,系统能够在性能和成本之间找到最佳平衡,提升终端的整体效能。
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基于基于SoC的的PSTN短消息终端系统的软硬件设计短消息终端系统的软硬件设计
1 概述 PSTN短消息终端SoC是为固定电话网短消息业务而设计的一种数字终端处理芯片。片上集成了微控
制器、RAM、FSK/DTMF调制解调器、 LCD接口、键盘扫描、数据存储器扩展页面寻址接口以及线路状态控制
接口;可以完成FSK和DTMF格式的短消息上传、下传,CID(Calling IdenTIty Delivery,主叫识别信息传送)号
码的接收,振铃信号检测,话机状态控制等功能[1],提供了PSTN短消息终端的单芯片解决方案。其中,使用了
DW8051_core IP核作为SoC的微控制器。 SoC(System on chip,片上系统)不仅指它的硬件平台,还包括
运行在其上
1 概述概述
PSTN短消息终端SoC是为固定电话网短消息业务而设计的一种数字终端处理芯片。片上集成了微控制器、RAM、
FSK/DTMF调制解调器、 LCD接口、键盘扫描、数据存储器扩展页面寻址接口以及线路状态控制接口;可以完成FSK和DTMF
格式的短消息上传、下传,CID(Calling IdenTIty Delivery,主叫识别信息传送)号码的接收,振铃信号检测,话机状态控制等
功能[1],提供了PSTN短消息终端的单芯片解决方案。其中,使用了 DW8051_core IP核作为SoC的微控制器。
SoC(System on chip,片上系统)不仅指它的硬件平台,还包括运行在其上的软件成分。如果系统采用全硬件设计的方
案,优点是速度快、效率高,但是研制周期长,从而成本也高;用软件实现则更为灵活,研制周期短。缺点是速度慢,效率比
较低。因此,SoC设计必须在硬件与软件功能划分上有一个合理的权衡,并进行协同设计 [2].
2 SoC系统任务的软硬件功能划分系统任务的软硬件功能划分
系统任务按功能可以分为通信、人机交互、Flash存储器管理和外设管理四部分。通信的物理层功能即DTMF/FSK信号的
调制解调,涉及插值、加权、相关等DSP运算。考虑到通信的实时性要求和所使用8位微控制器的数据处理能力,这些运算由
专门设计的Modem硬件逻辑实现;而在数据链路层,比如建立和释放与服务器的连接、超时控制、接收FSK数据帧、拆包、
差错控制、提取返回消息层的信息和相应标志位的建立等,都交给微处理器由软件实现。人机交互中的键盘扫描要不断判断是
否有按键动作发生,用软件实现效率低,这里也用专门的硬件逻辑实现。其他人机交互功能,如菜单操作、短信编辑等,则都
由软件实现。Flash存储器管理和外设管理在硬件提供了接口寄存器的情况下,由软件实现。
把实时性强、运算量大和重复性强的功能交给硬件去实现,然后在满足系统性能要求的情况下,把尽可能多的任务留给片
上的微控制器用软件实现。这样降低了SoC的硬件复杂度以及制造成本,同时系统也可以获得的灵活性。
3 SoC的软硬件协同设计的软硬件协同设计
3.1 对微控制器核的配置和扩展对微控制器核的配置和扩展
DW8051_core是Synopsys公司提供的一个与8051指令兼容的8位微控制器IP核。它采用4个时钟周期为1个指令周期的模
式,在时钟周期相同的情况下,处理能力是标准8051的3倍。DW8051_core访问程序存储器和数据存储器的MEM地址总线是
16位总线,避免了传统 8051结构中数据总线和地址总线低位的时分复用问题。
由于DW8051_core是一个IP软核(soft core),所以可以对它进行配置和扩展。在综合(synthesis)的时候,通过对参
数文件的设置,可以选择配置内部RAM是128字节还是256字节;可以选择是否使用定时/计数器2,使用1个串口还是2个串口
等。用户还可以按照DW8051_core手册的要求使用硬件描述语言编写硬件逻辑,扩展 SFR总线和中断系统(多可以扩展到13
级中断)[3].
在SoC设计中,只使用到了微控制器核的1个硬件定时器(Timer0),1个外部中断(Interrupt0),1个串行口
(UART),并没有使用DW8051_core的全部功能。那些冗余的功能只会增加系统的硬件负担,所以按照精简的原则配置
DW8051_core:使用内部128字节RAM,不使用定时/计数器2,不使用内部ROM,只使用1个串口,不扩展中断。在
DW8051_parameter.vhd文件中,作如下的参数设定 [3]可以完成上述配置:
package DW8051_parameter is
constant ram_256 : integer := 0;
constant timer2 : integer := 0;
constant rom_addr_size : integer := 0;
constant serial : integer := 0;
constant extd_intr : integer := 0;
end DW8051_parameter;
SoC中的FSK/DTMF调制解调器、LCD接口、键盘扫描、数据存储器扩展页面寻址接口以及线路状态控制接口等,都作为
片内外设连接在 DW8051_core所特有的SFR内部总线上。8 KB的片上RAM和片外512 KB的Flash存储器AM29LV040都连接
在DW8051_core的MEM总线上,如图1所示。
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