VLSI设计：路径时延故障模型与ATPG可测试性探索

路径时延故障模型是VLSI设计中一个重要的可测试性概念，它与跳变时延故障模型相似，但关注的是特定电路路径上所有组合门电路的延迟效应总和。在VLSI设计流程中，可测试性设计与故障检测技术（Automatic Test Pattern Generation, ATPG）起着关键作用，尤其是在逻辑设计阶段。 单元4VLSI设计方法中，章节11专门探讨了可测试性设计与ATPG，这部分内容对于确保芯片质量至关重要。在设计过程中，首先从 RTL ( Register Transfer Level) 源代码开始，经过行为级（Behavioral）、逻辑门（Logic）级的设计，再到物理布局（Layout）层面，每个阶段都需要考虑到可测试性。 设计验证阶段通常采用VCS（Verilog Comparator and Simulator）和Modelsim进行RTL仿真，以及DFT（Design for Testability）工具如DCDFT（Design Constraint DFT）进行设计验证。在布局布线阶段，工具如 Encounter 和 Astro 用于版图设计，而DRC（Design Rule Check）和LVS（Layout Versus Schematic）则由 Calibre 和 Hercules 进行验证。 静态时序仿真使用 Primetime，而ATPG工具如TetraMax则用于生成针对逻辑门级的测试模式，以检测潜在的制造缺陷。整个设计流程最后涉及tape-out（将设计交付给制造工厂），并生成测试图案。 之所以需要DFT和ATPG，是因为在逻辑门级设计中，芯片在制造过程中可能会引入电路结构缺陷，这些可能无法通过设计阶段完全预见到。通过测试，可以及时发现这些问题，避免缺陷芯片流入市场。测试的目标并非验证设计功能，而是检查芯片是否满足预期的物理性能，这与设计者关注的功能实现有所不同。 路径时延故障模型和ATPG是VLSI设计中的重要环节，它们确保了产品质量，通过严格的测试和验证流程，帮助设计师和工程师控制并减少制造过程中的风险。常用的设计自动化工具如Cadence、Synopsys、Magma和Mentor Graphics在整个设计流程中发挥着核心作用。