Verilog语法详解：存储量可变只读存储器建模与测试平台

"北航夏宇闻教授的Verilog讲稿，主要讲解了如何建模存储量可变的只读存储器（ROM）以及Verilog的语法进阶内容，包括测试模块的编写、设计流程、并行块的使用以及强制激励的实现。" 在Verilog中，存储量可变的只读存储器（ROM）可以按照以下方式建模。以模块`scalable_ROM`为例，该模块接受两个参数：`addr_bits`定义地址总线的大小，`wordsize`定义每个字的宽度，而`words`是内存的大小，通过`2^addr_bits`计算得出。输出`mem_word`是内存中的一个字，输入`address`是地址总线。模块内部使用二维数组`reg [wordsize:1] mem [0 : words-1]`声明内存，其中`reg`关键字表示这是寄存器型变量，`mem`数组的索引范围从0到`words-1`。然后，通过`wire`声明输出`mem_word`等于`mem`数组中对应地址的值。 Verilog设计通常遵循一定的步骤，包括编写设计文件、包含必要的库文件、输入激励和期望的输出信号，然后由编译器处理生成可执行的仿真文件。测试模块的编写对于验证设计至关重要，它提供了模拟真实环境的激励信号，并与设计的实际输出进行比较，确保设计功能正确。 在测试模块中，`fork…join`并行块用于表示同一时间起点开始的多个事件并行执行。例如，模块`inline_tb`中的并行块展示了如何同时执行不同的任务，如设置初始值、定时改变信号值、循环操作等。在并行块中，不同的`repeat`循环可以同时运行，尽管它们的启动时间不同。 此外，Verilog还支持强制激励，即在过程块内对信号或表达式进行连续赋值。这在测试过程中非常有用，因为它允许在仿真期间动态改变信号状态，以便测试各种输入条件和边界情况。然而，需要注意的是，过程连续赋值在某些情况下可能不被综合工具支持，因为它们可能不产生硬件等效的逻辑。 这份讲稿涵盖了Verilog语言的关键概念，包括ROM建模、测试模块编写、并行执行的语法以及仿真中的激励控制，对于理解和应用Verilog进行数字系统设计具有重要的指导价值。