TannerPro13.0集成电路设计教程：从S-Edit到LVS

"本资源主要介绍了Tanner Pro 13.0集成电路设计软件的使用，包括S-Edit、T-Spice、W-Edit、L-Edit和LVS等工具的介绍及设计实例，适用于专用集成电路(ASIC)设计流程的学习和实践。" Tanner Pro 13.0是一款全面的集成电路设计套件，它提供了从电路设计到布局布线等一系列工具，助力工程师完成复杂的设计任务。以下是各个工具的详细说明： 1. **S-Edit**：这是电路图编辑器，用于创建和编辑电路原理图。用户可以打开S-Edit程序，加载示例设计如"Lights.tanner"，查看和编辑电路图中的单元，例如通过Cell-OpenView找到引用的单元。S-Edit支持电路模式和符号模式的切换，能深入到晶体管级别进行设计。同时，它能输出多种格式的文件，如EDIF、SPICE、TPR、VHDL和Verilog等，也能导入EDIF、SPICE和Verilog等格式的文件。 2. **T-Spice**：这是一个电路模拟器，用于进行电路分析和性能评估。T-Spice需要用户定义元件、节点、设置参数、模拟类型等，例如通过includefile、端点电压源设置等。模拟完成后，可通过W-Edit查看和分析结果，如以"Invert_tran.cir"为例进行电路仿真实验。 3. **W-Edit**：这是T-Spice模拟结果的可视化工具，可以展示和分析电路模拟的数据，帮助理解电路行为。 4. **L-Edit**：这是一个布局编辑器，用于设计布局图并进行自动布局布线。以"Lights.tdb"为例，L-Edit提供了设计导航、分析图层、截面观察、设计规则检查（DRC）以及电路转化等功能，确保布局图满足设计规范和性能要求。 5. **LVS (Layout Versus Schematic)**：LVS工具用于验证布局图和电路图的一致性，它是设计流程中的关键步骤，确保物理实现与逻辑设计相匹配。通过比较S-Edit的电路图和L-Edit的布局图，LVS可以发现任何潜在的不匹配问题，保证设计的准确性。 整个Tanner数字ASIC设计流程通常包括以下步骤：首先，使用S-Edit创建和编辑电路原理图，然后用T-Spice进行电路模拟和性能分析，接着在L-Edit中进行布局设计和布线，最后通过LVS验证设计的完整性和一致性。完成这些步骤后，设计结果将以GDSII文件形式输出，供制造厂生产掩模版。 这个资源特别适合初学者和有经验的工程师，通过实例学习和熟悉Tanner Tools Pro 13.0的各项功能，从而更好地理解和掌握集成电路设计过程。