1.8-3GHz宽带CMOS PLL中VCO设计：相位噪声分析与优化

"本文主要探讨了基于最小均方误差的多用户MIMO下行预编码技术，同时分析了相位噪声曲线在不同频点下的表现。文章以第五章测试结果及分析为切入点，深入讨论了锁相环（PLL）中VCO（压控振荡器）的相位噪声特性。" 在无线通信系统中，锁相环（PLL）是关键的频率合成部件，用于保持信号的精确同步。PLL通常由VCO、小数分频器、鉴频鉴相器、电荷泵、环路滤波器和晶振等组成。VCO是PLL的核心，其性能直接影响系统的相位噪声。当PLL工作时，噪声会通过控制电压Vnm叠加在VCO上。然而，对于VCO来说，其设计关注的是1MHz处的相位噪声，而PLL的环路滤波器带宽约为350kHz。这意味着在关注的频偏超过350kHz时，PLL内部噪声的贡献变得微不足道。 文中提到了在1.84GHz、2.0GHz、2.4GHz和2.84GHz四个频点测试VCO的相位噪声曲线。测试结果显示，在1MHz频偏处的相位噪声与仿真结果存在较大差异，最大相差接近2dB。这种差异可能源于以下原因： 1. 封装影响：高频设计中，封装对电路性能有显著影响，未考虑封装效应的仿真可能低估了实际性能损失。 2. PCB设计：射频电路的PCB布线设计会引入寄生参数，这可能导致VCO（尤其是高频工作时）相位噪声的恶化。 3. 仿真软件误差：Cadence Spectre等仿真工具的电路模型可能存在误差，导致仿真结果与实际性能不符。 4. 电源噪声：测试过程中，电源噪声的不稳定性会显著影响相位噪声的测量结果。 图5.7展示了不同频点下VCO的相位噪声曲线，包括1.84GHz、2.0GHz、2.4GHz和2.84GHz四个测试点，这些曲线有助于分析VCO在不同工作频率下的噪声性能。 总体而言，设计高质量的VCO需要综合考虑多种因素，包括工艺、封装、PCB设计以及电源噪声管理。通过优化这些因素，可以提高 PLL 和整个通信系统的性能，从而实现更高效的多用户MIMO下行预编码。