VLSI测试方法与可测性设计：重点解析

"该资源是一份关于国科大模式识别课程2018期末试题，主要探讨了在SoC（System-on-a-Chip）测试结构中的核心概念，特别是测试存取机构在VLSI（超大规模集成电路）测试方法学和可测性设计中的应用。书中详细介绍了测试源、测试收集、测试存取机构以及测试壳等关键硬件元件，并提到了Zorian等人提出的SoC核概念性测试结构。此外，内容还涵盖了VLSI测试的多个方面，包括电路测试、分析的基础理论，数字电路的测试生成，扫描和边界扫描理论，以及内建自测试（BIST）和数据压缩结构在可测性设计中的应用。" 在这份资料中，测试存取结构是核心概念之一，它在SoC测试中扮演着至关重要的角色。测试存取机构（Test Access Mechanism, TAM）负责传输测试激励和响应，确保对嵌入式核的有效测试。它连接测试源和测试收集，允许外部设备向核发送测试输入并接收核的测试输出。测试壳（Test Wrapper）作为核与其周围电路的接口，是测试存取机构访问核内部的通道。 Zorian等人的SoC核测试结构是一种广泛采用的方案，它包括测试源和测试收集，这两部分分别用于生成和验证测试数据。测试源产生针对核的测试激励，而测试收集则比较核的实际测试响应与理想响应，以评估其性能和功能。 此外，书中还涉及到了VLSI测试方法学的其他重要概念，如IDDQ测试（Current-Density Delta-Quench Testing），用于检测集成电路的静态电流消耗异常；随机和伪随机测试原理，这些测试策略用于提高测试覆盖率；以及专用的可测性设计，比如扫描设计和边界扫描，它们使得在芯片制造后能进行有效的故障检测。 对于内建自测试（Built-In Self Test, BIST）的讨论，展示了如何通过集成测试逻辑到电路设计中，实现自动化测试。同时，书中还介绍了数据压缩结构，这些结构能够减少测试数据的体积，提高测试效率。 这份资料全面地涵盖了VLSI测试的关键技术和理论，对于理解和实践集成电路的测试和可测性设计提供了深入的见解，适合于集成电路设计、制造、测试和应用领域的专业人士，以及高等院校相关专业学生和研究生学习使用。