高速全差分等占空比分频器：灵活性与高性能

本文主要探讨了一种高速的全差分等占空比分频器的设计，它旨在提升延迟锁定环（DLL）输出系统时钟的灵活性。在现代集成电路技术和SoC（系统-on-chip）应用中，多样化的频率需求是关键，而DLL因其稳定性优势常被选用。传统的半整数分频器存在一些限制，如无法实现1.5倍分频或50%占空比，这限制了系统的灵活性。 作者提出的创新方案是基于周期插入的概念，利用差分时钟信号的周期插入和脉冲展宽技术，设计了一种互锁的差分电路结构。这种设计显著提高了分频器的工作频率，使其能够适应高速应用环境，同时增强了抗干扰能力，确保了系统的稳定性和准确性。通过采用GF 28纳米标准CMOS工艺，采用全定制设计方法，实现了高效能和小型化。 具体来说，该分频器能够在1.0伏标准电源下工作，最大时钟频率可达1.2 GHz，能够提供从1.5到16的22种不同分频比，显示出出色的可配置性。版图面积小巧，仅为（21×38）μm²，且模块功耗极低，仅为0.776 mW，这在保证性能的同时，兼顾了能源效率。 本文的研究对于提高DLL在高速数字系统中的应用性能具有重要意义，尤其是在需要灵活分频和优良抗干扰特性的情境中。通过全差分等占空比分频器的设计，为数字系统设计者提供了更强大的工具，有助于推动SoC技术的发展。