SystemVerilog 3.1a：层次化名字与数据类型解析

"层次化的名字在SystemVerilog中被称为嵌套标识符，用于表示实例名称，这些名称由点号分隔。实例名称可以是数组元素，$root引用表示实例化设计的顶层，常用于无歧义地访问设计的顶层。嵌套标识符可读、可写或用于触发事件表达式，也可作为任务或函数名称。此外，SystemVerilog 3.1a语言参考手册涵盖了数据类型、文本值、数组等多个方面，包括整数、实数、时间、字符串、数据类型转换以及枚举、结构体和类等概念。" 在SystemVerilog中，层次化名字（Hierarchical names）是一种重要的标识符形式，它允许通过实例名和点号分隔来引用模块或结构中的深层组件。例如，`$root.mymodule.u1` 是一个绝对名称，它从设计的顶层开始引用名为 `mymodule` 的模块内的 `u1` 实例。而 `u1.struct1.field1` 则表示 `u1` 必须在当前作用域或其父作用域内可见，包括全局作用域，以访问 `struct1` 中的 `field1`。 嵌套标识符不仅用于引用，还可以在表达式中读取、在赋值或任务/函数调用中写入，甚至可以作为事件触发的依据。例如，你可以对`adder1[5].sum`这样的嵌套标识符进行操作，如读取其值或修改其状态。 关于SystemVerilog的数据类型，手册详细介绍了各种类型，包括整数（integral）、两态和四态数据（two-state and four-state）、有符号和无符号数据、实数（real and shortreal）、void类型、chandle（chandle handle）类型、字符串（string）及其相关函数（如 len(), putc(), getc() 等），还有事件（event）类型、用户自定义类型、枚举类型、结构体和联合体以及类（class）。此外，还有数组的概念，包括压缩和非压缩数组、多维数组、索引和切片操作以及动态数组。 数组是SystemVerilog中处理大量数据的重要工具，包括一维、二维乃至多维数组。它们支持索引和切片操作，还有查询函数，例如用于获取数组大小或特定元素的信息。动态数组允许在运行时改变其大小，提供了更大的灵活性。 SystemVerilog 3.1a语言参考手册为理解和使用SystemVerilog提供了全面的基础知识，包括了从基本的文本值到复杂的类型系统和数据结构，是进行硬件描述和验证不可或缺的参考资料。