CML环振荡器驱动的96%电源抑制PLL：集成校准技术提升性能

本文介绍了一篇发表在《IEEE Transactions on Microwave Theory and Techniques》上的研究论文，标题为“具有片上校准功能的1.5-2.5 GHz CML环形振荡器驱动的电源不敏感锁相环（PLL）”。该研究主要针对的是现代通信系统中广泛使用的锁相环路设计，这些系统通常依赖于高性能的时钟同步。 研究者提出了一种创新的PLL架构，采用电流模式逻辑（CML）环形振荡器作为核心元件，这种振荡器设计考虑了电源波动的补偿，旨在提高系统的电源抑制性能。文章特别提到了两种不同的CML环形振荡器拓扑的应用，它们协同工作，有效地降低了VCO（电压控制振荡器）对电源变化的敏感性。相比于传统设计，这项技术展示了高达96%以上的VCO电源灵敏度降低，这是通过精确地调整和优化电路设计实现的。 此外，文中着重强调了片上校准方案的重要性。通过集成校准机制，研究人员能够确保VCO在PLL运行时处于最佳的工作状态，从而最大限度地减少因电源波动引起的性能衰减。这种方法不仅显著改善了VCO的供电稳定性，而且还提升了闭环系统的正弦抖动性能，至少提高了70%。 该芯片是基于SMIC的0.18微米CMOS工艺实现的，这表明其在小型化和低功耗方面的优势，对于现代电子设备中的应用非常关键。整体而言，这篇研究不仅提供了先进的PLL设计策略，而且展示了如何通过技术创新来应对通信系统中电源不敏感性和抖动控制的关键挑战。 这项工作对于提升无线通信系统在不同电源条件下的稳定性和可靠性具有重要意义，为未来的无线通信技术发展提供了一个重要的技术参考点。