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ADI系统方案精选
时钟电路
AWG通常对信号的抖动指标要求颇高,所以推荐超低抖动的时钟
芯片,例如LTC6952或者HMC7044。除了提供给高速DAC的GHz时钟
外,还需要提供FPGA主时钟200 MH至300 MHz和用于FPGA与DDR接
口IP时钟200 MHz至300 MHz。同时为了满足相位对齐等要求,需要
支持ps级别的模拟延时调整能力。AWG对于频率的精度要求也很
高,所以要选择低漂移的温补VC-TCXO,同时需要用频率计来校准这
个10 MHz参考时钟。高速仪器仪表都带有参考时钟输入和输出端
口,但是端口离主时钟电路一般都有一定的距离,如果直接走单
端信号的话通常是非匹配的,容易串扰到模拟信号上产生杂散。
可以考虑走差分信号来避免这类问题,推荐用比较器ADCMP605作
为参考时钟的输入,它同时具备差分输出的功能,然后用ADN4662
在靠近时钟芯片端完成差分转单端的工作。对于参考时钟输出使
用同样的思路,HMC7044本身就是差分输出的,只要在端口处放
置一个差分转单端的ADN4662。另外高速DAC对于GHz输入时钟的信
号完整性和幅度有所要求,但是时钟芯片有时无法直接靠近DAC摆
放,而且DAC时钟输入阻抗可能不是100欧,那么就需要在靠近DAC
端放置一个时钟buffer来改善信号完整性问题,例如ADCLK905或者
ADCLK914。1:2的ADCLK925还可以用于双路DAC的DCO输出时钟和
SYNC信号的分配上。
处理器和隔离接口
如果AWG要设计成通道浮地输出的话,那么MCU适合放在接大
地的机壳地端,那样可以简化GPIB/USB/LCD等对外接口
(
无需隔
离设计
)
。例如推荐的MCU ADSP-BF70x有丰富的外部接口和较快
的处理速度。AWG浮地输出能力是一种相对比较安全的设计,
哪怕被测物
(
DUT
)
不是工作在以大地为参考电平之上的,也不
会损坏DUT或者AWG自身。DAC和模拟电路可以用浮地的隔离供
电,这样可以使FPGA和MCU之间的通讯接口数量最简化。考虑
到FPGA上电下载固件和其他配置的需求,隔离芯片可以选择
150 Mbps的ADuM14xx。考虑到大数据传输的话600 Mbps的LVDS隔离
器ADN4651是个不错的选择,足够的通讯带宽是超长波形下载传输
的关键,例如64 MB点数14-bit的波形就有1024 MB大小。
任意波形的生成
最常见的AWG是基于DDS
(
直接数字合成
)
架构的FPGA+DAC,例如
要实现2.5 GSPS的AWG,就需要在FPGA内部并行运行10组DDS,每
组DDS的时钟为250 MHz,每组初始相位间隔36度,每组DDS都
使用相同的波形查找表LUT,最后把生成的数据并串转换合成
2组高速的1.25 Gbps 14通路的LVDS数据发送给DAC。2.5 GSPS这个
级别使用比较普遍的DAC是AD9739,另外LTC2000/LTC2000A也有
着很好的SFDR性能。对于双通道的DAC可以参考2.25 GSPS 16-bit
的AD9152 和性价比突出的1.23 GSPS 14-bit AD9121,对于双通道的
DAC,数据接口通常是共享的,所以要留意独立通道数据的最高更
新率。
DAC完成数据和转换时钟的同步和数模转换,另外调整DAC V
REF
还可
以实现3 dB至6 dB的线性幅度调节,如果再配合内部F
SC
电流档位调
节,可以实现12 dB的不损失垂直分辨率的幅度调节。如果使用一
个16-bit DAC调节V
REF
,通常可以做到小于0.2 mV的幅度调节能力。
当然直接调节数字域幅度大小也能改变信号幅度,例如14-bit当成
13-bit用,那么幅度就可以降6 dB,但是这么做的话SNR也就损失了
6 dB, 通常不推荐这么使用。
高速DAC输出多数都是电流信号输出,需要外接电阻完成电流
电压转换,然后送给A3运放,例如1.5 G带宽的AD8000。这个运
放主要完成差分转单端和偏置调零两个功能,它将信号调整到
最大±500 mV输出。第一级运放也可以换成ADA4927-1 + AD8000
来完成,这样做的好处是,ADA4927-1可以直接调节共模输出
到0 V,可以优化后级AD8000的输入偏置电压随共模的漂移,
同时改善了AD8000的共模抑制效果。ADA4927-1还可以方便的
完成阻抗变换,使DAC的输出阻抗对等,提高共模抑制能力,
同时使后级运放拥有低阻输入信号。AD8000用来完成差分到单
端信号的转换,可以直接用增益×1,优化带宽。Offset ADJ用于
偏置调零,Stage 1 offset信号可以回读到ADC2进行直流偏置的
初步校准。后面的LPF1是一个低通滤波器,通常针对正弦波以
外的其他波形,所以会设计成缓降型的滤波器,多保留一些高
频分量,例如贝塞尔滤波器。但太多的高频分量可能会超出最
后一级放大器的频响范围,引起震荡,所以需要放在前面预调
整信号带宽。LPF2也是是一个低通滤波器,通常针对正弦波设
计的,正弦波对于谐波失真要求比较高,所以要放在最后一
级放大器之后,通常选用陡降型的椭圆滤波器就可以。LPF1后
面三个
π
型衰减器可以实现0 dB至52 dB的不同档位衰减,用于
0.625 mV p-p至1 V p-p的信号调节。
出于优化信噪比的考虑,最后一级信号放大建议分成两路来设
计,当最后输出信号小于1 V p-p时直接走A4运放,2×增益,例如
AD8000或者AD8009,前者速度更快,后者压摆率大一些。这样小
信号的信噪比会比第二条A5 A6通路要好,A5 A6通路主要实现大
于1 V p-p的大信号输出能力。A5可以选择AD8000 3×增益, A6可以
选择ADA4870 10×增益,最后输出针对50 MHz带宽以下的15 V p-p
信号
(
50欧负载时
)
。如果是针对300 MHz带宽的高速应用的话,A6
可以换成运放加三极管的电路来实现大幅度输出,例如AD8000+
高速NPN BJT 来实现5 V p-p的输出。最后一个20 dB衰减器是针对
10 mV p-p以下的信号来设计的,主要是优化SNR,特别是模拟一些
传感器信号的应用场合。例如产生一个1 mV p-p的信号,如果运放
直接产生1 mV p-p肯定不如产生一个10 mV p-p的信噪比。所以最后
一个20 dB衰减器在衰减信号产生1 mV p-p信号的同时,噪声也被衰
减了,但却保留了10 mV p-p的信噪比。
客户可能会出现误使用的情况,例如不小心将模拟输出接到了某
个电源上,引起DUT坏掉或AWG损毁,所以要添加过流保护的电
路,而且是双向过电流的保护。此时可以放置电流采样电阻R1,
比如0.5欧,过大不容易实现阻抗匹配,A4/A6则要设置成49.5欧
输出,确保直流信号的精确性。A8推荐用高带宽的AD8421仪表运
放,具有很好的共模抑制比。C2是窗口比较器,用来设定允许电
流的上下限,可以选择CMP401。一旦过流可以通知FPGA并关断输
出继电器。
备注1:方波脉冲波去抖动,可以考虑把上升下降沿用斜线来处
理,要确保至少每个快沿上要有2个点生成,2点才能构成一条直
线。这个时候快沿就真正变成了模拟信号,而不是直接0 1跳变的