Xilinx FFT IP CORE (V7.1) 的仿真与自编程调用方法

知识点： 1. ISE14.7与Modelsim10.5的联合仿真 ISE（Integrated Synthesis Environment）是赛灵思公司（Xilinx）的一个集成设计环境，提供了从设计输入、综合、实现到验证等一系列工具，用于FPGA和CPLD的设计。Modelsim是Mentor Graphics公司的一款功能强大的HDL模拟器，支持VHDL、Verilog和System Verilog等语言的仿真。联合仿真指的是在ISE环境下创建工程，并将Modelsim作为仿真工具，通过这种方式可以对设计进行综合和仿真测试。这对于确保设计在硬件上的正确运行至关重要。 2. TestBench文件（VHDL） TestBench是用于仿真测试硬件描述语言（HDL）代码的一种HDL程序，它不被综合成硬件电路，主要用于产生输入信号、控制仿真过程和验证设计的输出。在VHDL中，TestBench是一种特殊类型的实体（entity），它没有端口（port），其目的是生成输入激励信号，检查输出信号，并断言预期结果。 3. FFT IP Core的Radix-2 Burst I/O结构 快速傅里叶变换（FFT）是数字信号处理中非常常见的一种算法，用于对序列进行频域分析。Xilinx提供FFT IP Core作为快速实现FFT算法的手段。FFT IP Core V7.1支持的Radix-2是一种FFT算法的实现方式，适合于2的幂次长度的数据序列。Burst I/O结构意味着FFT IP可以一次性处理多个数据点，这有助于优化数据吞吐率。在本例中，数据长度为8，表明此FFT处理的数据长度固定为8点。 4. unscaled模式 unscaled模式指的是在FFT处理过程中，输出的数据不会进行规格化处理。规格化通常是指在数据处理过程中除以一个常数，使得输出值的范围与输入值相同。在unscaled模式下，输出结果可能是以固定点数形式表示，并且可能需要用户在之后的处理中进行相应的缩放。 5. TestBench中的数据输入方法 在TestBench文件中，FFT的输入数据可以采取两种方式：一是通过时序输入，即在TestBench中直接定义输入数据，按照设计的时钟周期来提供输入信号；二是通过TEXTIO读取数据文件，TEXTIO是VHDL中用于读写文本文件的包。通过TEXTIO，可以将事先准备好的数据文件中的内容在仿真时读入TestBench，提供给FFT IP Core进行处理。 6. Xilinx_FFT_IP_CORE_V7.1 这是一个Xilinx公司提供的FFT IP Core的版本标识，表明该IP Core的版本号为7.1。在使用时，应当参考该版本的官方数据手册，手册中详细描述了FFT IP Core的配置选项、端口信号、时序要求等信息，以便用户能够正确地集成到自己的设计中。 通过了解上述知识点，可以更深入地掌握如何在ISE环境中集成Xilinx的FFT IP Core进行仿真，以及如何为FFT IP Core准备输入数据，并了解TestBench的编写方法。这些技能对于FPGA和数字信号处理（DSP）工程师来说至关重要，可以帮助他们更有效地进行系统设计和验证。