电平敏化锁存器与双口触发器在扫描路径设计中的应用
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更新于2024-08-07
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"电平敏化锁存器构成移位寄存器-国科大-模式识别-2018期末试题"
在VLSI(超大规模集成电路)领域,扫描路径设计是测试方法学和可测性设计的重要组成部分。扫描路径设计主要关注两个方面:一是选择合适的存储单元,二是设计能够满足正常工作和测试模式需求的存储单元。存储单元的选择通常包括带多路选择器的触发器、双口触发器、电平敏化锁存器以及随机编址的存储单元。
6.5.1章节中,双口触发器是一种旨在减少栅面积和延迟的存储单元,它有两个数据输入D和SI,以及两个时钟系统CP和SCK1、SCK2。双口触发器在CP的上升沿锁存D脚的输入,并在SCK1和SCK2的非重叠时钟到来后捕获PI的输入。非重叠的两相时钟可以有效减少冒险现象,提高测试的可靠性。测试时,每次施加测试图形后,对CP时钟加一次,对SCK1和SCK2时钟加M次,其中M为扫描路径上双口触发器的数量。
电平敏化锁存器则是另一种重要的存储单元类型,它采用电平触发而非边沿触发,需要特定顺序的信号施加。由于单时钟D锁存器在时钟有效期间具有透明性,不适合作为移位寄存器。因此,电平敏化锁存器通常使用具有非重叠双时钟的主从结构双D锁存器,如图6.10所示。这个结构中,第一次锁存由CLK1控制,第二次锁存由CLK2控制,确保了数据的正确移位。
在VLSI测试方法学和可测性设计中,这些存储单元的巧妙设计和利用对于实现高效的测试至关重要。通过扫描和边界扫描理论,IDDQ测试,随机和伪随机测试等方法,可以有效地检测和诊断集成电路中的缺陷。此外,内建自测试(BIST)原理,数据压缩结构和压缩关系,以及专用电路如Memory和System-on-Chip(SoC)的可测性设计方法,都是为了提高测试覆盖率和降低测试成本。
这本书详细介绍了VLSI测试的基本概念、理论以及各种测试生成方法,不仅适合高等院校的高年级学生和研究生作为专业课程教材,也适用于集成电路设计、制造、测试和应用领域的专业人士作为参考书。书中涵盖了从电路级到系统级的测试设计,旨在搭建一个跨层次的技术交流平台,促进集成电路产业的发展。
2020-05-27 上传
2020-01-05 上传
2021-05-07 上传
2023-09-19 上传
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2021-02-06 上传
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