并行可配置HEVC熵编码VLSI结构：高性能与高效能设计

本文主要探讨了一种并行可配置的HEVC熵编码的VLSI结构的研究，针对H.264编码标准中CABAC（Context-based Adaptive Binary Arithmetic Coding）的局限性进行改进。HEVC作为下一代视频编码标准，其目标是在保持图像质量的同时，实现更高的压缩效率。由于H.264中的CABAC编码是高度串行的，这在软件处理上可行，但在实际硬件实现中，如VLSI设计中，会面临处理速度瓶颈问题。 作者针对这一问题，设计了一种新型的VLSI架构，旨在通过并行处理机制来提升HEVC的熵编码效率。这种并行处理方式能够同时处理多个语法元素，显著减少编码时间，从而提高整个编码流程的性能。通过引入可配置的PE-Array结构，设计者能够在不增加过大面积成本的情况下，实现处理能力的动态调整，适应不同视频序列的需求。 在设计实现方面，该工作是在SMIC 0.13 μm工艺库下完成的，经过逻辑综合，系统总门数为16.2 K，片上存储为20.8 KB，显示了高效的设计效率。在300 MHz时钟频率下，该结构能够处理高达3 840×2 160@30 frame/s的视频序列，表明其在处理超高清视频方面的出色性能。 这篇论文的研究成果对于推动HEVC在VLSI硬件上的优化具有重要意义，不仅解决了编码速度问题，还兼顾了硬件资源的有效利用，为高清视频编码的实际应用提供了有力的技术支持。