VLSI测试方法与可测性设计：核测试策略

"这篇资料主要讨论了VLSI(超大规模集成电路)的测试方法学和可测性设计，涵盖了集成电路的测试策略，特别是针对核的测试，以及IEEE 1149.1标准的边界扫描测试结构。" 在VLSI测试方法学中，文档提到了一种结构，该结构包含了IEEE P1500讨论的标准，它允许串行和并行测试存取，以满足不同设计者的需求。这种结构考虑了面积、功率、速度、测试时间以及故障覆盖率等因素，为SoC（系统级芯片）设计者提供了灵活性。在这样的设计中，核心提供者需要完成一个既能支持串行测试又能支持并行测试的架构，以适应不同的SoC集成方式。为了实现SoC级别的测试，需要有受控的扫描路径（CSP），它类似于边界扫描，能够进行移位、刷新和捕获操作。 此外，资料还介绍了直接存取测试机制（DATS），这是一种用于测试ASIC设计的方法，通过修改核的输入和输出引脚，使其可以直接映射到芯片引脚上，以便隔离和测试嵌入式核，而不会影响芯片上的其他电路。DATS的变体包括对UDL（用户定义逻辑）的修改，仅处理嵌入式I/O，而不处理直接连接到芯片管脚的I/O。 在核的边界扫描测试策略方面，文档提到了IEEE 1149.1标准的边界扫描测试结构，该结构包括测试存取端口（TAP）、指令寄存器和数据寄存器。将SoC的核设计为具有局部边界扫描和TAP控制的结构，可以简化系统级别的集成和测试。通过芯片级的主TAP控制器，可以控制各个核的TAP操作，使得整个SoC的测试如同处理电路板上的独立组件一样。 这本书《VLSI测试方法学和可测性设计》深入介绍了电路测试的基础概念、数字电路的测试生成方法、扫描和边界扫描理论，以及专用可测性设计等主题，旨在为集成电路设计、制造、测试和应用领域的专业人士提供参考，并作为高等教育教材使用。书中详细探讨了各种测试生成电路结构、数据压缩技术以及专用电路如Memory和SoC的可测性设计方法，旨在搭建起电路设计、模拟、测试和分析之间的桥梁。