瑞萨RH850 D1M/D1L微控制器开发手册V2.2：用户指南

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"UM_RH850_D1L_D1M_V2.2.pdf" 是瑞萨电子公司发布的《RH850 D1M D1L系列芯片开发手册》。这份用户手册主要针对瑞萨RH850微控制器家族中的D1L和D1M型号，提供硬件相关的信息和技术文档。发布日期为2018年1月，版本为2.20，其中包含了关于产品及其规格的最新信息，但需注意，所有内容都可能随时间而变化，因此建议用户参考Renesas Electronics Corp.官方网站获取最准确的信息。手册的核心内容涵盖了RH850系列芯片的详细电路描述、软件设计指导以及应用示例。它旨在帮助开发者理解和操作这些微控制器，但重要的是，书中提供的电路设计、软件代码和其他相关信息仅用于演示半导体产品的功能，并非直接应用于实际产品设计。用户在将这些信息融入自己的产品或系统设计时需自行负责，因为可能存在潜在风险。使用这份手册时，用户需明确理解，Renesas Electronics Corp.不对因遵循手册内容而产生的任何损失或损害承担法律责任，包括但不限于用户或第三方可能遭受的损失。因此，在使用时务必谨慎评估并确保所有设计符合适用的安全标准和法规。这份开发手册是针对有经验的IT专业人士，特别是那些专注于嵌入式系统和微控制器开发的工程师，提供了宝贵的参考资料，帮助他们理解和优化基于RH850 D1L和D1M芯片的设计。然而，用户在实际应用中务必结合最新的官方更新，以确保设计的正确性和安全性。"

RH850/D1L/D1M Table of Contents

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Jan 26, 2018

12.1.2 Clock Controllers Block Diagrams . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 551

12.1.2.1 D1L1, D1L2(H) and D1M1 Clock Controller block diagram. . . . . . . . . . . . . . . . . 551

12.1.2.2 D1M1H Clock Controller block diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 552

12.1.2.3 D1M1-V2 Clock Controller block diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 553

12.1.2.4 D1M1A Clock Controller block diagram. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 554

12.1.2.5 D1M2(H) Clock Controller block diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 555

12.1.2.6 CPU Subsystem and bus clock domains . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 556

12.1.2.7 PCLK substitution . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 558

12.1.3 Clock generators . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 560

12.1.3.1 Clock generators reset . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 560

12.1.4 Clock selectors . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 561

12.2 Clock Generators. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 562

12.2.1 Main Oscillator (MainOsc) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 562

12.2.2 Sub Oscillator (SubOsc) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 564

12.2.3 High Speed Internal Oscillator (High Speed IntOsc) . . . . . . . . . . . . . . . . . . . . . . . . . . . . 566

12.2.4 Low Speed Internal Oscillator (Low Speed IntOsc). . . . . . . . . . . . . . . . . . . . . . . . . . . . . 568

12.2.5 PLLs . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 569

12.2.6 PLLk parameters . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 571

12.2.6.1 PLLk input clocks . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 571

12.2.6.2 PLL0 modes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 571

12.2.6.3 PLLk output frequency . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 572

12.2.6.4 PLL0 frequency dithering parameters . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 574

12.3 Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 575

12.3.1 Clock Controller registers overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 575

12.3.2 Clock oscillators and PLL control registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 578

12.3.2.1 MOSCE — MainOsc enable register. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 578

12.3.2.2 MOSCS — MainOsc status register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 579

12.3.2.3 MOSCC — MainOsc control register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 580

12.3.2.4 MOSCST — MainOsc stabilization time register. . . . . . . . . . . . . . . . . . . . . . . . . 581

12.3.2.5 MOSCSTPM — MainOsc Stop Mask Register . . . . . . . . . . . . . . . . . . . . . . . . . . 582

12.3.2.6 SOSCE — SubOsc enable register. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 583

12.3.2.7 SOSCS — SubOsc status register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 584

12.3.2.8 SOSCST — SubOsc stabilization time register. . . . . . . . . . . . . . . . . . . . . . . . . . 585

12.3.2.9 ROSCE — High Speed IntOsc enable register . . . . . . . . . . . . . . . . . . . . . . . . . . 586

12.3.2.10 ROSCS — High Speed IntOsc status register . . . . . . . . . . . . . . . . . . . . . . . . . . 587

12.3.2.11 ROSCSTPM — High Speed IntOsc Stop Mask Register . . . . . . . . . . . . . . . . . . 588

12.3.2.12 PLL0E — PLL0 enable register. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 589

12.3.2.13 PLL0S — PLL0 status register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 590

12.3.2.14 PLL0C — PLL0 control register. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 591

12.3.2.15 PLL1E — PLL1 enable register. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 596

12.3.2.16 PLL1S — PLL1 status register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 597

12.3.2.17 PLL1C — PLL1 control register. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 598

12.3.2.18 PLL2E — PLL2 enable register (D1M2(H) only) . . . . . . . . . . . . . . . . . . . . . . . . . 602

12.3.2.19 PLL2S — PLL2 status register (D1M2(H) only) . . . . . . . . . . . . . . . . . . . . . . . . . 603

12.3.2.20 PLL2C — PLL2 control register (D1M2(H) only). . . . . . . . . . . . . . . . . . . . . . . . . 604

12.3.3 Clock generator selection registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 606

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12.3.3.1 CKSC_IPLL0S_CTL — PLL0CLK clock control register. . . . . . . . . . . . . . . . . . . 606

12.3.3.2 CKSC_IPLL0S_ACT — PLL0CLK clock active register . . . . . . . . . . . . . . . . . . . 607

12.3.3.3 CKSC_IPLL1S_CTL — PLL1CLK clock control register. . . . . . . . . . . . . . . . . . . 608

12.3.3.4 CKSC_IPLL1S_ACT — PLL1CLK clock active register . . . . . . . . . . . . . . . . . . . 609

12.3.3.5 CKDV_ICLKJITD_CTL — CLKJIT clock divider register. . . . . . . . . . . . . . . . . . . 610

12.3.3.6 CKDV_ICLKJITD_STAT — CLKJIT clock divider status register . . . . . . . . . . . . 611

12.3.3.7 CKSC_ICLKJITS_CTL — CLKJIT source clock selection register . . . . . . . . . . . 612

12.3.3.8 CKSC_ICLKJITS_ACT — CLKJIT source clock active register . . . . . . . . . . . . . 613

12.3.3.9 CKDV_ICLKFIXD_CTL — CLKFIX clock divider register . . . . . . . . . . . . . . . . . . 614

12.3.3.10 CKDV_ICLKFIXD_STAT — CLKFIX clock divider status register . . . . . . . . . . . . 615

12.3.3.11 CKSC_ICLKFIXS_CTL — CLKFIX source clock selection register . . . . . . . . . . 616

12.3.3.12 CKSC_ICLKFIXS_ACT — CLKFIX source clock active register. . . . . . . . . . . . . 617

12.3.3.13 CKSC_IPLLFIXS_CTL — PLLFIXCLK source clock selection register

(D1M2(H) only) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 618

12.3.3.14 CKSC_IPLLFIXS_ACT — PLLFIXCLK source clock active register (D1M2(H) only)

619

12.3.3.15 CKSC_ISDRBS_CTL — SDRBCLK clock control register (D1M2(H), D1M1H,

D1M1Aonly). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 620

12.3.3.16 CKSC_ISDRBS_ACT — SDRBCLK clock active register (D1M2(H), D1M1H,

D1M1Aonly). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 621

12.3.4 CPU Subsystems and bus clock domains selection registers. . . . . . . . . . . . . . . . . . . . . 622

12.3.4.1 CKSC_ICPUCLKS_CTL — C_ISO_CPUCLK source clock selection register . . 622

12.3.4.2 CKSC_ICPUCLKS_ACT — C_ISO_CPUCLK source clock active register . . . . 623

12.3.4.3 CKSC_ICPUCLKD_CTL — C_ISO_CPUCLK clock divider register. . . . . . . . . . 624

12.3.4.4 CKSC_ICPUCLKD_ACT — C_ISO_CPUCLK clock divider active register . . . . 625

12.3.4.5 CKSC_IXCCLKS_CTL — C_ISO_XCCLK clock control register . . . . . . . . . . . . 626

12.3.4.6 CKSC_IXCCLKS_ACT — C_ISO_XCCLK clock active register. . . . . . . . . . . . . 627

12.3.4.7 CKSC_IPCETNBS_CTL — ETNBPCLK clock control register . . . . . . . . . . . . . . 628

12.3.4.8 CKSC_IPCETNBS_ACT — ETNBPCLK clock active register . . . . . . . . . . . . . . 629

12.3.4.9 CKSC_IXCETNBS_CTL — ETNBXCCLK clock control register

(D1M2(H), D1M1(H), D1M1-V2, D1M1A only) . . . . . . . . . . . . . . . . . . . . . . . . . . 630

12.3.4.10 CKSC_IXCETNBS_ACT — ETNBXCCLK clock active register (D1M2(H), D1M1(H),

D1M1-V2, D1M1A only). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 631

12.3.4.11 CKSC_IPCMLBBS_CTL — MLBBPCLK clock control register (D1M2H only) . . 632

12.3.4.12 CKSC_IPCMLBBS_ACT — MLBBPCLK clock active register (D1M2H only) . . 633

12.3.4.13 CKSC_IXCMLBBS_CTL — MLBBXCCLK clock control register (D1M2H only). 634

12.3.4.14 CKSC_IXCMLBBS_ACT — MLBBXCCLK clock active register (D1M2H only)). 635

12.3.4.15 CKSC_IPCRSCANS_CTL — RSCANPCLK clock control register . . . . . . . . . . . 636

12.3.4.16 CKSC_IPCRSCANS_ACT — RSCANPCLK clock active register . . . . . . . . . . . 637

12.3.4.17 APB_CLK_RATIO — PBUS clock ration selection register (D1M1(H) only) . . . . 638

12.3.5 Always-On-Area clock domain selection registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 639

12.3.5.1 CKSC_AAWOTS_CTL — C_AWO_AWOT source clock selection register . . . . 639

12.3.5.2 CKSC_AAWOTS_ACT — C_AWO_AWOT source clock active register . . . . . . 640

12.3.5.3 CKSC_AAWOTD_CTL — C_AWO_AWOT clock divider register . . . . . . . . . . . . 641

12.3.5.4 CKSC_AAWOTD_ACT — C_AWO_AWOT clock divider active register . . . . . . 642

12.3.5.5 CKSC_AAWOTD_STPM — C_AWO_AWOT stop mask register . . . . . . . . . . . . 643

12.3.5.6 CKSC_AWDTA0D_CTL — C_AWO_WDTA0 clock divider register . . . . . . . . . . 644

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12.3.5.7 CKSC_AWDTA0D_ACT — C_AWO_WDTA0 clock divider active register. . . . . 645

12.3.5.8 CKSC_ARTCAS_CTL — C_AWO_RTCA source clock selection register . . . . . 646

12.3.5.9 CKSC_ARTCAS_ACT — C_AWO_RTCA source clock active register . . . . . . . 647

12.3.5.10 CKSC_ARTCAD_CTL — C_AWO_RTCA clock divider register . . . . . . . . . . . . . 648

12.3.5.11 CKSC_ARTCAD_ACT — C_AWO_RTCA clock divider active register . . . . . . . 649

12.3.5.12 CKSC_ARTCAD_STPM — C_AWO_RTCA stop mask register . . . . . . . . . . . . . 650

12.3.5.13 CKSC_AFOUTS_CTL — C_AWO_FOUT source clock selection register . . . . . 651

12.3.5.14 CKSC_AFOUTS_ACT — C_AWO_FOUT source clock active register . . . . . . . 652

12.3.5.15 CKSC_AFOUTS_STPM — C_AWO_FOUT stop mask register . . . . . . . . . . . . . 653

12.3.6 Isolated-Area clock domain selection registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 654

12.3.6.1 CKSC_IMLBBS_CTL — C_ISO_MLBB source clock selection register

(D1M2H only) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 654

12.3.6.2 CKSC_IMLBBS_ACT — C_ISO_MLBB source clock active register

(D1M2H only) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 655

12.3.6.3 CKSC_ISFMAS_CTL — C_ISO_SFMA source clock selection register . . . . . . . 656

12.3.6.4 CKSC_ISFMAS_ACT — C_ISO_SFMA source clock active register . . . . . . . . . 657

12.3.6.5 CKSC_ISFMAD_CTL — C_ISO_SFMA clock divider register . . . . . . . . . . . . . . 658

12.3.6.6 CKSC_ISFMAD_ACT — C_ISO_SFMA clock divider active register . . . . . . . . . 659

12.3.6.7 CKSC_IRSCAND_CTL — C_ISO_RSCAN source clock divider register. . . . . . 660

12.3.6.8 CKSC_IRSCAND_ACT — C_ISO_RSCAN source clock active register . . . . . . 661

12.3.6.9 CKSC_IRSCANXINS_CTL — C_ISO_RSCANXIN clock selection register . . . . 662

12.3.6.10 CKSC_IRSCANXINS_ACT — C_ISO_RSCANXIN source clock active register 663

12.3.6.11 CKDV_ISSIFD_CTL — C_ISO_SSIF clock divider register . . . . . . . . . . . . . . . . 664

12.3.6.12 CKDV_ISSIFD_STAT — C_ISO_SSIF clock divider active register . . . . . . . . . . 665

12.3.6.13 CKSC_ITAUB01S_CTL — C_ISO_TAUB01 source clock selection register . . . 666

12.3.6.14 CKSC_ITAUB01S_ACT — C_ISO_TAUB01 source clock active register . . . . . 667

12.3.6.15 CKSC_ITAUB2S_CTL — C_ISO_TAUB2 source clock selection register . . . . . 668

12.3.6.16 CKSC_ITAUB2S_ACT — C_ISO_TAUB2 source clock active register . . . . . . . 669

12.3.6.17 CKSC_ITAUJS_CTL — C_ISO_TAUJ source clock selection register . . . . . . . . 670

12.3.6.18 CKSC_ITAUJS_ACT — C_ISO_TAUJ source clock active register . . . . . . . . . . 671

12.3.6.19 CKSC_IOSTMS_CTL — C_ISO_OSTM source clock selection register . . . . . . 672

12.3.6.20 CKSC_IOSTMS_ACT — C_ISO_OSTM source clock active register . . . . . . . . 673

12.3.6.21 CKSC_ILCBIS_CTL — C_ISO_LCBI source clock selection register. . . . . . . . . 674

12.3.6.22 CKSC_ILCBIS_ACT — C_ISO_LCBI source clock active register . . . . . . . . . . . 675

12.3.6.23 CKSC_IADCED_CTL — C_ISO_ADCE clock divider register . . . . . . . . . . . . . . 676

12.3.6.24 CKSC_IADCED_ACT — C_ISO_ADCE clock divider active register . . . . . . . . . 677

12.3.6.25 CKSC_IISMS_CTL — C_ISO_ISM source clock selection register . . . . . . . . . . 678

12.3.6.26 CKSC_IISMS_ACT — C_ISO_ISM source clock active register . . . . . . . . . . . . 679

12.3.6.27 CKSC_IRLINS_CTL — C_ISO_RLIN source clock selection register . . . . . . . . 680

12.3.6.28 CKSC_IRLINS_ACT — C_ISO_RLIN source clock active register. . . . . . . . . . . 681

12.4 Clock Controller set-up . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 682

12.5 Clock Selection . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 684

12.5.1 Base clocks . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 684

12.5.2 CPU and buses subsystems clocks . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 685

12.5.3 Always-On-Area clock domains. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 686

12.5.4 Isolated-Area clock domains . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 687

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12.5.5 Video output channels clock domains . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 689

12.6 Frequency Output Function (FOUT) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 690

12.6.1 CSCXFOUT Clock Divider. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 690

12.6.2 Clock supply . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 690

12.6.3 Register of the CSCXFOUT Clock Divider . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 691

12.6.4 CSCXFOUT Clock Divider Control Register Details . . . . . . . . . . . . . . . . . . . . . . . . . . . . 691

12.6.4.1 FOUTDIV — Clock divider register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 691

12.6.4.2 FOUTSTAT — Clock divider status register . . . . . . . . . . . . . . . . . . . . . . . . . . . . 692

12.7 Clock Monitor A (CLMA) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 693

12.7.1 Overview of RH850/D1L/D1M CLMA . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 693

12.7.1.1 Units . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 693

12.7.1.2 Register addresses . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 693

12.7.1.3 Clock supply . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 693

12.7.1.4 CLMAn internal signal connections . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 694

12.7.2 CLMA Enabling . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 695

12.7.3 Start and stop of video input clock monitors CLMA5 and CLMA6. . . . . . . . . . . . . . . . . . 695

12.7.3.1 CLMAOTCTL0 - Video input clock monitors control register

(D1M2(H), D1M1(H), D1M1-V2, D1M1A only) . . . . . . . . . . . . . . . . . . . . . . . . . . 696

12.7.4 CLMA Function . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 697

12.7.5 Description of Functions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 697

12.7.5.1 Detection of Abnormal Clock Frequencies . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 698

12.7.5.2 Notification of Abnormal Clock Frequency . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 700

12.7.5.3 CLMAn Enable (Write to CLMAnCTL0). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 700

12.7.6 Clock Monitor Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 701

12.7.6.1 CLMAnCTL0 - CLMAn control register 0. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 702

12.7.6.2 CLMAnCMPH - CLMAn compare register H. . . . . . . . . . . . . . . . . . . . . . . . . . . . 703

12.7.6.3 CLMAnCMPL - CLMAn compare register L . . . . . . . . . . . . . . . . . . . . . . . . . . . . 704

12.7.6.4 CLMATEST — CLMA Test Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 705

12.7.6.5 CLMATESTS — CLMA Test Status Register . . . . . . . . . . . . . . . . . . . . . . . . . . . 706

12.7.6.6 CLMATEST2 — CLMA Test Register 2 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 707

12.7.6.7 CLMATESTS2 — CLMA Test Status Register 2 . . . . . . . . . . . . . . . . . . . . . . . . . 708

12.7.6.8 CLMATEST3 — CLMA Test Register 3 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 709

12.7.6.9 CLMATESTS3 — CLMA Test Status Register 3 . . . . . . . . . . . . . . . . . . . . . . . . . 710

12.7.6.10 CLMAnEMU0 - CLMAn emulation register 0. . . . . . . . . . . . . . . . . . . . . . . . . . . . 711

12.7.7 Usage Notes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 712

12.7.7.1 ECM detects false error signals from CLMA at resuming DEEPSTOP . . . . . . . . 712

Section 13 Stand-by Controller (STBC) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 713

13.1 Functions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 713

13.1.1 Clock Supply . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 713

13.1.2 Wake-up . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 713

13.1.2.1 Wake-up factors . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 713

13.1.2.2 Wake-up control . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 715

13.1.3 I/O buffer control . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 716

13.1.3.1 I/O buffer hold state . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 716

13.1.3.2 I/O buffers during DEEPSTOP mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 716

RH850/D1L/D1M Table of Contents

R01UH0451EJ0220 Rev.2.20 Page 20 of 4090

Jan 26, 2018

13.1.4 Clock supply in DEEPSTOP mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 717

13.1.5 Transition to power save mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 719

13.2 Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 720

13.2.1 Overview of Stand-by Controller Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 720

13.2.2 Stand-by controller control registers details . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 721

13.2.2.1 STBC0PSC — Stand-by control register. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 721

13.2.2.2 WUF0 — Wake-up factor register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 722

13.2.2.3 WUFMSK0 — Wake-up factor mask register . . . . . . . . . . . . . . . . . . . . . . . . . . . 723

13.2.2.4 WUFC0 — Wake-up factor clear registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 724

13.2.2.5 IOHOLD — Port IOHOLD control register. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 725

13.3 DEEPSTOP Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 727

13.4 Writing to the protected registers. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 731

Section 14 Bus Architecture . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 732

14.1 Bus Systems Clock Supply . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 732

14.2 Cross-connect systems . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 732

14.2.1 XC0 and XC1 cross-connects and XC Guards . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 733

14.2.1.1 List of XC1 QoS Registers (D1M1(H), D1M1-V2, D1M1A only) . . . . . . . . . . . . . 734

14.2.2 XC2 cross-connect . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 739

14.2.3 Cross-connect details . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 739

14.2.3.1 D1L1 bus architecture . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 740

14.2.3.2 D1L2(H) bus architecture . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 741

14.2.3.3 D1M1(H) bus architecture . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 744

14.2.3.4 D1M1-V2 bus architecture. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 747

14.2.3.5 D1M1A bus architecture . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 751

14.2.3.6 D1M2(H) bus architecture . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 755

14.3 Arbitration, bandwidth and latencies . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 760

14.3.1 Transaction based busses. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 760

14.3.2 Cross-connects arbitration and bandwidth . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 760

14.3.3 Cross-connect access latencies . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 761

14.3.3.1 Minimum write access latency. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 762

14.3.3.2 Minimum read access latency . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 762

14.3.4 D1M2(H) DDR2-SDRAM interface arbitration and bandwidth. . . . . . . . . . . . . . . . . . . . . 763

14.4 Bus Switch for external memory interfaces (D1M1-V2, D1M1A only) . . . . . . . . . . . . . . . . . . . . 764

14.5 PBUS structure . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 765

14.6 Bus Guards . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 775

14.6.1 SPID and PEID assignment . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 775

14.6.2 PE Guard (PEG) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 776

14.6.2.1 Overview of the PEG Function . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 776

14.6.2.2 Protection Made by SPID . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 776

14.6.2.3 List of PEG Protection Setting Registers. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 778

14.6.2.4 Register Set. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 779

14.6.3 PE’s Internal Peripheral Guard (IPG) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 781

14.6.3.1 Overview of the IPG Function . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 781

14.6.3.2 IPG Function . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 782

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