电容阵列开关时序优化提升A/D转换器精度与低功耗

本文探讨了电容阵列开关时序优化在逐次逼近式A/D转换器中的应用，针对提高转换精度和降低功耗这一关键问题。逐次逼近A/D转换器（Successive Approximation A/D Converter, SA-ADC）在数字化信号处理中占据重要地位，但其性能受限于内部DAC（数字模拟转换器）的结构参数误差和电容离散带来的积分线性度（Integral Nonlinearity, INL）问题。INL是衡量转换器输出信号与理想线性曲线偏离程度的重要指标，数值越高，表示非线性误差越大。 为解决这一问题，研究者提出了INL bounded算法，这是一种针对实际工艺条件对DAC电容阵列的导通时序进行优化的方法。通过调整电容阵列的开关顺序，算法旨在减小由于电容分布不均导致的累积梯度误差，从而改善INL，提升转换的线性度。此外，论文中还提到引入预增益级和Latch级来改良内部比较器的结构，这有助于降低静态功耗，进一步提高了转换器的能效。 作者朱丰、吴晓波及其团队在浙江大学超大规模集成电路设计研究所进行的研究中，展示了显著的改进效果。他们设计的ADC在14位分辨率下，INL提高了两倍多，达到了更高的线性度，同时静态功耗降至8.25毫瓦，这对于追求低功耗和高性能的现代电子设备来说是一个重要的突破。他们的工作是基于0.6微米2P2M标准的CMOS工艺实现的，这表明该技术具有广泛的工业应用潜力。 这篇文章不仅深入分析了电容阵列开关时序优化的重要性，还提供了具体的设计策略和实验验证，对于提高A/D转换器的性能和能源效率具有实际指导意义。它强调了在追求高精度和低功耗的现代电子系统设计中，优化转换器内部组件的工作方式和技术选择的重要性。