VHDL实现可调周期/占空比可控脉冲发生器

在本课程设计中，学生来自电气工程学院自动化111班，李坤宇、沈扬宇和严丽婷三位同学合作设计了一款基于VHDL的可控脉冲发生器。这个项目是他们EDA课程的一部分，旨在实践和深化对可编程逻辑器件（FPGA）的理解。 设计的核心目标是创建一个能够根据输入调整周期和占空比的脉冲信号。具体要求包括： 1. 使用1kHz的工作时钟作为基础。 2. 脉冲周期范围从0.5秒到6秒，占空比可以从10%变化至90%。 3. 设计必须具有初始化功能，初始设置为周期2.5秒，占空比50%。 实验的目的是通过以下几点提升学生的技能： 1. 深入理解可控脉冲发生器的工作原理，即利用计数器对时钟信号进行分频，并通过调整计数器的上限值和电平翻转阈值来控制输出脉冲的周期和占空比。 2. 学会使用示波器观察FPGA产生的信号，以验证设计的正确性。 3. 提高VHDL编程能力，编写能实现复杂功能的代码，如计数器的设计和逻辑控制。 设计的具体实现包括编写VHDL实体（entity）和架构（architecture）。实体部分定义了输入和输出端口，如时钟（Clk）、复位（Rst）、周期控制（NU, ND）和占空比控制（MU, MD）以及输出波形（Fout）。架构中，信号N_Buffer和M_Buffer用于存储计数器的临时值，N_Count则表示当前计数值。通过这种方式，设计者利用计数器的动态更新，根据输入的控制信号动态调整脉冲的周期和占空比。 学生需使用Quartus软件进行设计的编译、综合和仿真，以确保代码的正确性和性能。在仿真阶段，将观察到不同参数下产生的时序波形，这有助于分析设计的精确性和响应速度。最后，通过硬件电路图的输出，展示整个设计在实际硬件上的工作状态。 这个项目不仅锻炼了学生的理论知识应用能力，还培养了他们的实践操作技能和团队协作精神，是一次富有挑战且有益的学习经历。