STM32F75xxx/F74xxx微控制器参考手册：Arm Cortex-M7核心与外围详情 - CSDN文库

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Contents RM0385

16/1724 RM0385 Rev 8

17.7.12 DCMI register map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 507

18 LCD-TFT display controller (LTDC) . . . . . . . . . . . . . . . . . . . . . . . . . . 508

18.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 508

18.2 LTDC main features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 508

18.3 LTDC functional description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 509

18.3.1 LTDC block diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 509

18.3.2 LTDC pins and external signal interface . . . . . . . . . . . . . . . . . . . . . . . 509

18.3.3 LTDC reset and clocks . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 510

18.4 LTDC programmable parameters . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .511

18.4.1 LTDC global configuration parameters . . . . . . . . . . . . . . . . . . . . . . . . 511

18.4.2 Layer programmable parameters . . . . . . . . . . . . . . . . . . . . . . . . . . . . 514

18.5 LTDC interrupts . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 518

18.6 LTDC programming procedure . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 519

18.7 LTDC registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 521

18.7.1 LTDC synchronization size configuration register (LTDC_SSCR) . . . . 521

18.7.2 LTDC back porch configuration register (LTDC_BPCR) . . . . . . . . . . . 521

18.7.3 LTDC active width configuration register (LTDC_AWCR) . . . . . . . . . . 522

18.7.4 LTDC total width configuration register (LTDC_TWCR) . . . . . . . . . . . . 523

18.7.5 LTDC global control register (LTDC_GCR) . . . . . . . . . . . . . . . . . . . . . 523

18.7.6 LTDC shadow reload configuration register (LTDC_SRCR) . . . . . . . . 525

18.7.7 LTDC background color configuration register (LTDC_BCCR) . . . . . . 525

18.7.8 LTDC interrupt enable register (LTDC_IER) . . . . . . . . . . . . . . . . . . . . 526

18.7.9 LTDC interrupt status register (LTDC_ISR) . . . . . . . . . . . . . . . . . . . . . 527

18.7.10 LTDC Interrupt Clear Register (LTDC_ICR) . . . . . . . . . . . . . . . . . . . . . 527

18.7.11 LTDC line interrupt position configuration register (LTDC_LIPCR) . . . 528

18.7.12 LTDC current position status register (LTDC_CPSR) . . . . . . . . . . . . . 528

18.7.13 LTDC current display status register (LTDC_CDSR) . . . . . . . . . . . . . . 529

18.7.14 LTDC layer x control register (LTDC_LxCR) . . . . . . . . . . . . . . . . . . . . 530

18.7.15 LTDC layer x window horizontal position configuration register

(LTDC_LxWHPCR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 531

18.7.16 LTDC layer x window vertical position configuration register

(LTDC_LxWVPCR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 532

18.7.17 LTDC layer x color keying configuration register

(LTDC_LxCKCR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 533

18.7.18 LTDC layer x pixel format configuration register

(LTDC_LxPFCR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 533

RM0385 Rev 8 17/1724

RM0385 Contents

43

18.7.19 LTDC layer x constant alpha configuration register

(LTDC_LxCACR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 534

18.7.20 LTDC layer x default color configuration register

(LTDC_LxDCCR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 535

18.7.21 LTDC layer x blending factors configuration register

(LTDC_LxBFCR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 536

18.7.22 LTDC layer x color frame buffer address register

(LTDC_LxCFBAR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 537

18.7.23 LTDC layer x color frame buffer length register

(LTDC_LxCFBLR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 537

18.7.24 LTDC layer x color frame buffer line number register

(LTDC_LxCFBLNR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 538

18.7.25 LTDC layer x CLUT write register (LTDC_LxCLUTWR) . . . . . . . . . . . 539

18.7.26 LTDC register map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 540

19 True random number generator (RNG) . . . . . . . . . . . . . . . . . . . . . . . . 543

19.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 543

19.2 RNG main features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 543

19.3 RNG functional description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 544

19.3.1 RNG block diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 544

19.3.2 RNG internal signals . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 544

19.3.3 Random number generation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 545

19.3.4 RNG initialization . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 547

19.3.5 RNG operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 547

19.3.6 RNG clocking . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 548

19.3.7 Error management . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 548

19.4 RNG low-power usage . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 549

19.5 RNG interrupts . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 549

19.6 RNG processing time . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 549

19.7 Entropy source validation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 550

19.7.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 550

19.7.2 Validation conditions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 550

19.7.3 Data collection . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 550

19.8 RNG registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 551

19.8.1 RNG control register (RNG_CR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 551

19.8.2 RNG status register (RNG_SR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 552

19.8.3 RNG data register (RNG_DR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 553

19.8.4 RNG register map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 554

Contents RM0385

18/1724 RM0385 Rev 8

20 Cryptographic processor (CRYP) . . . . . . . . . . . . . . . . . . . . . . . . . . . . 555

20.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 555

20.2 CRYP main features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 555

20.3 CRYP functional description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 557

20.3.1 CRYP block diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 557

20.3.2 CRYP internal signals . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 557

20.3.3 CRYP DES/TDES cryptographic core . . . . . . . . . . . . . . . . . . . . . . . . . 558

20.3.4 CRYP AES cryptographic core . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 559

20.3.5 CRYP procedure to perform a cipher operation . . . . . . . . . . . . . . . . . . 565

20.3.6 CRYP busy state . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 568

20.3.7 Preparing the CRYP AES key for decryption . . . . . . . . . . . . . . . . . . . . 569

20.3.8 CRYP stealing and data padding . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 569

20.3.9 CRYP suspend/resume operations . . . . . . . . . . . . . . . . . . . . . . . . . . . 571

20.3.10 CRYP DES/TDES basic chaining modes (ECB, CBC) . . . . . . . . . . . . 572

20.3.11 CRYP AES basic chaining modes (ECB, CBC) . . . . . . . . . . . . . . . . . . 577

20.3.12 CRYP AES counter mode (AES-CTR) . . . . . . . . . . . . . . . . . . . . . . . . . 582

20.3.13 CRYP AES Galois/counter mode (GCM) . . . . . . . . . . . . . . . . . . . . . . . 586

20.3.14 CRYP AES Galois message authentication code (GMAC) . . . . . . . . . 591

20.3.15 CRYP AES Counter with CBC-MAC (CCM) . . . . . . . . . . . . . . . . . . . . 592

20.3.16 CRYP data registers and data swapping . . . . . . . . . . . . . . . . . . . . . . . 598

20.3.17 CRYP key registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 602

20.3.18 CRYP initialization vector registers . . . . . . . . . . . . . . . . . . . . . . . . . . . 603

20.3.19 CRYP DMA interface . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 604

20.3.20 CRYP error management . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 606

20.4 CRYP interrupts . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 606

20.5 CRYP processing time . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 608

20.6 CRYP registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 609

20.6.1 CRYP control register (CRYP_CR) . . . . . . . . . . . . . . . . . . . . . . . . . . . 609

20.6.2 CRYP status register (CRYP_SR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . 611

20.6.3 CRYP data input register (CRYP_DIN) . . . . . . . . . . . . . . . . . . . . . . . . 611

20.6.4 CRYP data output register (CRYP_DOUT) . . . . . . . . . . . . . . . . . . . . . 612

20.6.5 CRYP DMA control register (CRYP_DMACR) . . . . . . . . . . . . . . . . . . . 613

20.6.6 CRYP interrupt mask set/clear register (CRYP_IMSCR) . . . . . . . . . . . 613

20.6.7 CRYP raw interrupt status register (CRYP_RISR) . . . . . . . . . . . . . . . 614

20.6.8 CRYP masked interrupt status register (CRYP_MISR) . . . . . . . . . . . . 614

20.6.9 CRYP key register 0L (CRYP_K0LR) . . . . . . . . . . . . . . . . . . . . . . . . . 615

RM0385 Rev 8 19/1724

RM0385 Contents

43

20.6.10 CRYP key register 0R (CRYP_K0RR) . . . . . . . . . . . . . . . . . . . . . . . . . 616

20.6.11 CRYP key register 1L (CRYP_K1LR) . . . . . . . . . . . . . . . . . . . . . . . . . 616

20.6.12 CRYP key register 1R (CRYP_K1RR) . . . . . . . . . . . . . . . . . . . . . . . . . 617

20.6.13 CRYP key register 2L (CRYP_K2LR) . . . . . . . . . . . . . . . . . . . . . . . . . 617

20.6.14 CRYP key register 2R (CRYP_K2RR) . . . . . . . . . . . . . . . . . . . . . . . . . 617

20.6.15 CRYP key register 3L (CRYP_K3LR) . . . . . . . . . . . . . . . . . . . . . . . . . 618

20.6.16 CRYP key register 3R (CRYP_K3RR) . . . . . . . . . . . . . . . . . . . . . . . . . 618

20.6.17 CRYP initialization vector register 0L (CRYP_IV0LR) . . . . . . . . . . . . . 619

20.6.18 CRYP initialization vector register 0R (CRYP_IV0RR) . . . . . . . . . . . . 619

20.6.19 CRYP initialization vector register 1L (CRYP_IV1LR) . . . . . . . . . . . . . 620

20.6.20 CRYP initialization vector register 1R (CRYP_IV1RR) . . . . . . . . . . . . 620

20.6.21 CRYP register map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 621

21 Hash processor (HASH) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 623

21.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 623

21.2 HASH main features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 623

21.3 HASH functional description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 624

21.3.1 HASH block diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 624

21.3.2 HASH internal signals . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 624

21.3.3 About secure hash algorithms . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 625

21.3.4 Message data feeding . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 625

21.3.5 Message digest computing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 627

21.3.6 Message padding . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 628

21.3.7 HMAC operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 630

21.3.8 Context swapping . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 632

21.3.9 HASH DMA interface . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 634

21.3.10 HASH error management . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 634

21.4 HASH interrupts . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 634

21.5 HASH processing time . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 635

21.6 HASH registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 636

21.6.1 HASH control register (HASH_CR) . . . . . . . . . . . . . . . . . . . . . . . . . . . 636

21.6.2 HASH data input register (HASH_DIN) . . . . . . . . . . . . . . . . . . . . . . . . 639

21.6.3 HASH start register (HASH_STR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . 640

21.6.4 HASH digest registers (HASH_HR0..7) . . . . . . . . . . . . . . . . . . . . . . . . 641

21.6.5 HASH interrupt enable register (HASH_IMR) . . . . . . . . . . . . . . . . . . . 644

21.6.6 HASH status register (HASH_SR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . 645

Contents RM0385

20/1724 RM0385 Rev 8

21.6.7 HASH context swap registers (HASH_CSRx) . . . . . . . . . . . . . . . . . . . 646

21.6.8 HASH register map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 647

22 Advanced-control timers (TIM1/TIM8) . . . . . . . . . . . . . . . . . . . . . . . . . 648

22.1 TIM1/TIM8 introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 648

22.2 TIM1/TIM8 main features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 648

22.3 TIM1/TIM8 functional description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 650

22.3.1 Time-base unit . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 650

22.3.2 Counter modes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 652

22.3.3 Repetition counter . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 663

22.3.4 External trigger input . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 665

22.3.5 Clock selection . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 666

22.3.6 Capture/compare channels . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 670

22.3.7 Input capture mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 672

22.3.8 PWM input mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 673

22.3.9 Forced output mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 674

22.3.10 Output compare mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 675

22.3.11 PWM mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 676

22.3.12 Asymmetric PWM mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 679

22.3.13 Combined PWM mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 680

22.3.14 Combined 3-phase PWM mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 681

22.3.15 Complementary outputs and dead-time insertion . . . . . . . . . . . . . . . . 682

22.3.16 Using the break function . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 684

22.3.17 Clearing the OCxREF signal on an external event . . . . . . . . . . . . . . . 690

22.3.18 6-step PWM generation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 692

22.3.19 One-pulse mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 693

22.3.20 Retriggerable one pulse mode (OPM) . . . . . . . . . . . . . . . . . . . . . . . . . 694

22.3.21 Encoder interface mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 695

22.3.22 UIF bit remapping . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 697

22.3.23 Timer input XOR function . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 698

22.3.24 Interfacing with Hall sensors . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 698

22.3.25 Timer synchronization . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 701

22.3.26 ADC synchronization . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 705

22.3.27 DMA burst mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 705

22.3.28 Debug mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 706

22.4 TIM1/TIM8 registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 707

22.4.1 TIMx control register 1 (TIMx_CR1)(x = 1, 8) . . . . . . . . . . . . . . . . . . . 707

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