TI SN65LV1023A：10-66MHz LVDS Serializer/Deserializer详解
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更新于2024-06-27
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收藏 1.75MB PDF 举报 TI-SN65LV1023A是一款高速LVDS缓冲器，专为在10MHz至66MHz的频率范围内提供10位串行LVDS数据传输而设计。该器件是 serializer（串行器）部分，与SN65LV1224B deserializer（解串行器）一起构成一个功能强大的芯片组，支持从100Mbps到660Mbps的串行数据速率。这些模块旨在能够在等效的LVDS差分背板上进行高效通信，提供了卓越的信号完整性。
SN65LV1023A具有以下主要特性：
1. **高速数据传输**：支持从100Mbps到660Mbps的串行数据传输，满足高性能应用的需求。
2. **宽频带宽度**：在10MHz到66MHz的频率范围内，能实现高数据速率的连续工作，适合各种时钟速度的应用场景。
3. **LVDS兼容性**：设计时考虑到LVDS标准，确保与标准LVDS差分接口的无缝集成。
4. **串行/并行转换**：作为串行器，它接收并处理并行数据，将其转换为串行信号；作为解串行器，则相反，将接收到的串行信号还原为并行数据。
5. **电源管理**：配备了PWRDN引脚，允许电源管理功能，以便在需要时关闭或启用器件，节省功耗。
6. **封装选项**：文档提供了DBPackage和RHBPackage两种封装形式，适应不同的电路板布局需求。
7. **同步信号**：包括SYNC1和SYNC2，用于同步数据传输，确保正确的时间间隔和数据序列。
8. **数据输入和输出**：DIN0至DIN9引脚分别用于数据输入和输出，支持多路数据线的并行操作。
9. **电源电压**：器件使用多个电源电压引脚（如DVCC、AVCC），确保内部电路稳定工作。
10. **接地引脚**：AGND和DGND用于提供稳定的参考地，对于噪声抑制至关重要。
11. **样片获取**：TI公司提供了样品检查服务，用户可以通过SN65LV1023A和SN65LV1224B来验证和评估该产品的性能。
TI-SN65LV1023A是一款高性能的LVDS串行/并行接口解决方案，适用于需要高速、低噪声和可靠数据传输的现代电子系统设计，特别适合于数据中心、高速通信和存储设备等领域。在设计应用电路时，开发者应仔细考虑其接口配置、电源管理以及信号完整性措施，以充分发挥其潜力。
SN65LV1023A
SN65LV1224B
SLLS621E –SEPTEMBER 2004–REVISED DECEMBER 2009
www.ti.com
PIN FUNCTIONS
PIN
I/O DESCRIPTION
DB PACKAGE RHB PACKAGE
SERIALIZER
18, 20, 23, 25 17, 19, 22, 24 AGND Analog circuit ground (PLL and analog circuits)
17, 26 16, 25 AV
CC
Analog circuit power supply (PLL and analog circuits)
LVTTL logic input. Low puts the LVDS serial output into the high-impedance state.
19 18 DEN
High enables serial data output.
15, 16 12, 13, 14, 15 DGND Digital circuit ground
3−12 32, 1−9 D
IN0
− D
IN9
Parallel LVTTL data inputs
21 20 D
O
− Inverting LVDS differential output
22 21 D
O
+ Noninverting LVDS differential output
27, 28 26, 27, 28, 29 DV
CC
Digital circuit power supply
LVTTL logic input. Asserting this pin low turns off the PLL and places the outputs
24 23 PWRDN
into the high-impedance state, putting the device into a low-power mode.
LVTTL logic inputs SYNC1 and SYNC2 are ORed together. When at least one of
the two pins is asserted high for 6 cycles of TCLK, the serializer initiates
SYNC1, transmission of a minimum 1026 SYNC patterns. If after completion of the
1, 2 30, 31
SYNC2 transmission of 1026 patterns SYNC continues to be asserted, then the
transmission continues until SYNC is driven low and if the time SYNC holds > 6
cycles, another 1026 SYNC pattern transmission initiates.
LVTTL logic input. Low selects a TCLK falling-edge data strobe; high selects a
13 10 TCLK_R/F
TCLK rising-edge data strobe.
LVTTL-level reference clock input. The SN65LV1023A accepts a 10-MHz to
14 11 TCLK 66-MHz clock. TCLK strobes parallel data into the input latch and provides a
reference frequency to the PLL.
DESERIALIZER
1, 12, 13 10, 11, 28, 29, 30 AGND Analog circuit ground (PLL and analog circuits)
4, 11 1, 8, 9 AV
CC
Analog circuit power supply (PLL and analog circuits)
14, 20, 22 12, 13, 19, 21 DGND Digital circuit ground
21, 23 20, 22 DV
CC
Digital circuit power supply
LVTTL level output. LOCK goes low when the deserializer PLL locks onto the
10 7 LOCK
embedded clock edge.
LVTTL logic input. Asserting this pin low turns off the PLL and places outputs into a
high-impedance state, putting the device into a low-power mode. To initiate power
7 4 PWRDN
down, this pin is held low for a minimum of 16 ns. As long as PWRDN is held low,
the device is in the power down state.
LVTTL logic input. Low selects an RCLK falling-edge data strobe; high selects an
2 31 RCLK_R/F
RCLK rising-edge data strobe.
9 6 RCLK LVTTL level output recovered clock. Use RCLK to strobe ROUTx.
LVTTL logic input. Use this pin to supply a REFCLK signal for the internal PLL
3 32 REFCLK
frequency.
LVTTL logic input. Low places R
OUT0
−R
OUT9
and RCLK in the high-impedance
8 5 REN
state.
5 2 R
I
+ Serial data input. Noninverting LVDS differential input
6 3 R
I
– Serial data input. Inverting LVDS differential input
28−24, 19−15 27−23, 18−14 R
OUT0
−R
OUT9
Parallel LVTTL data outputs
6 Submit Documentation Feedback Copyright © 2004–2009, Texas Instruments Incorporated
Product Folder Link(s): SN65LV1023A SN65LV1224B
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