AD5410/AD5420：12/16位高精度电流源DAC技术规格
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更新于2024-07-09
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"AD5410和AD5420转换器是Analog Devices公司推出的高精度、低成本的12位和16位串行输入数字模拟转换器(DAC)，设计用于工业过程控制应用，尤其适用于4mA到20mA的电流环路。它们具有可编程的电流源输出，可以配置为4mA至20mA、0mA至20mA或0mA至24mA的输出范围，并具备开路保护功能。这些设备能在10.8V至60V的宽电压范围内工作，输出回路电压兼容0V至AVDD-2.5V。"
AD5410/AD5420的主要特性包括：
1. **高精度**：这两个转换器提供了±0.01%满量程比(TUE)的典型总未调整误差，保证了极高的精度。
2. **低漂移**：输出电流漂移仅为±3ppm/°C，这使得它们在温度变化时仍能保持稳定性能。
3. **灵活的串行接口**：兼容SPI、Microwire、QSPI和DSP接口标准，支持3线模式操作，适合需要数字隔离的工业应用。
4. **上电复位功能**：确保设备在启动时处于已知状态，提高系统的可靠性。
5. **异步清除引脚**：允许用户快速将输出设置为选定电流范围的低端，增强了系统的灵活性。
6. **内置输出故障检测**：能够检测并处理输出回路中的异常情况，提高了系统的安全性。
7. **片上参考源**：内置的参考源具有10ppm/°C的最大漂移，有助于维持准确的电流输出。
8. **输出反馈/监控**：允许用户监控输出电流，便于系统控制和诊断。
在实际应用中，AD5410/AD5420转换器特别适合于需要精确模拟输出的工业自动化系统，如远程数据采集、过程控制和智能仪表。通过HART（高级仪表远程传输）连接性，它们可以与其他HART兼容设备进行通信，增强网络监控和管理能力。
在使用AD5410/AD5420时，设计者需要注意电源电压的范围，确保接口兼容性，以及正确配置电流输出范围。同时，考虑到其温度漂移特性，可能需要在系统设计中考虑温度补偿措施，以维持最佳性能。总体而言，这些转换器为需要高精度、低漂移电流输出的工业应用提供了理想的解决方案。
AD5410/AD5420 Data Sheet
Rev. J | Page 6 of 30
AC PERFORMANCE CHARACTERISTICS
AV
DD
= 10.8 V to 26.4 V, GND = 0 V, REFIN = 5 V external; DV
CC
= 2.7 V to 5.5 V, R
LOAD
= 300 Ω; all specifications T
MIN
to T
MAX
, unless
otherwise noted.
Table 2.
Parameter
1
Min Typ Max Unit Test Conditions/Comments
DYNAMIC PERFORMANCE
Output Current Settling Time
2
10 µs 16 mA step, to 0.1% FSR
40 µs 16 mA step, to 0.1% FSR, L = 1 mH
AC PSRR −75 dB 200 mV, 50 Hz/60 Hz sine wave superimposed on power supply voltage
1
Guaranteed by design and characterization; not production tested.
2
Digital slew rate control feature disabled and CAP1 = CAP2 = open circuit.
TIMING CHARACTERISTICS
AV
DD
= 10.8 V to 26.4 V, GND = 0 V, REFIN = 5 V external; DV
CC
= 2.7 V to 5.5 V, R
LOAD
= 300 Ω; all specifications T
MIN
to T
MAX
, unless
otherwise noted.
Table 3.
Parameter
1, 2, 3
Limit at T
MIN
, T
MAX
Unit Description
WRITE MODE
t
1
33 ns min SCLK cycle time
t
2
13 ns min SCLK low time
t
3
13 ns min SCLK high time
t
4
13
ns min
LATCH delay time
t
5
5 µs min LATCH high time
t
6
5 ns min Data setup time
t
7
5 ns min Data hold time
t
8
40 ns min LATCH low time
t
9
20 ns min CLEAR pulse width
t
10
5
µs max
CLEAR activation time
READBACK MODE
t
11
90 ns min SCLK cycle time
t
12
40 ns min SCLK low time
t
13
40 ns min SCLK high time
t
14
13 ns min LATCH delay time
t
15
40 ns min LATCH high time
t
16
5 ns min Data setup time
t
17
5
ns min
Data hold time
t
18
40 ns min LATCH low time
t
19
35 ns max Serial output delay time (C
L SDO
= 50 pF)
4
t
20
35 ns max LATCH rising edge to SDO tristate
DAISY-CHAIN MODE
t
21
90 ns min SCLK cycle time
t
22
40 ns min SCLK low time
t
23
40 ns min SCLK high time
t
24
13 ns min LATCH delay time
t
25
40 ns min LATCH high time
t
26
5 ns min Data setup time
t
27
5 ns min Data hold time
t
28
40 ns min LATCH low time
t
29
35 ns max Serial output delay time (C
L SDO
= 50 pF)
4
1
Guaranteed by characterization but not production tested.
2
All input signals are specified with t
R
= t
F
= 5 ns (10% to 90% of DV
CC
) and timed from a voltage level of 1.2 V.
3
See Figure 2, Figure 3, and Figure 4.
4
C
LSDO
= capacitive load on SDO output.
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