Xilinx DDR3综合教程：从零开始到成功编译

本篇Xilinx平台DDR3设计教程的综合篇主要针对初学者讲解如何在Xilinx平台上实现DDR3内存的设计与集成。教程分为三部分，这里是第二篇，重点在于指导用户进行工程项目的综合阶段。 首先，作者假设读者已经完成了前面的仿真教程并成功实践。在这个阶段，用户需要将IP核（如Traffic Gen）应用到实际项目中。综合过程涉及以下几个关键步骤： 1. **创建ISE工程**：在ISE工具中，选择合适的FPGA型号和封装。这一步主要是为后续设计奠定基础。 2. **添加源代码**：将example_design/rtl下的example_top.v以及所有其他.v文件加入工程，对于使用VHDL的用户，作者建议转向Verilog，因为VHDL在当前就业市场相对较少。 3. **集成用户设计**：在user_design/rtl目录下的.v文件同样需要添加到工程中，这部分包含了用户自定义的设计逻辑。 4. **配置引脚约束**：从example_design/par下的example_top.ucf文件中导入引脚约束。即使在CoreGen工具中预先分配了管脚，仍需确认这些约束正确无误。 5. **编译流程**：完成以上步骤后，启动编译流程，确保所有文件都已正确包含并路径设定。 作者提到，如果发现管脚配置出现问题，比如按键和LED灯的引脚被分配到不合适的位置，可以参考Xilinx MIG（Memory Interface Generator）的用户手册（版本1.5，第132页），那里提供了关于管脚电平设置的信息。尽管预综合和后综合（post-synthesis）都有管脚属性设置选项，但综合后设置更具说服力，因为它反映了实际设计的状态。 值得注意的是，教程中的例子中SSTL电平设置为1.35V，这是因为选择了特定的SODIMM内存模块款式，有些模块的默认电压就是1.35V。在实际操作中，用户应根据自己的硬件需求和设计规范调整这些设置，以确保最终设计能够在实际硬件上正确运行。 这篇教程详细阐述了在Xilinx平台上设计DDR3接口时如何进行综合，包括工程创建、代码集成、引脚约束配置以及注意事项，有助于初学者顺利进行DDR3设计的实践。