Vivado2013 Project Mode开发教程

"Vivado2013 开发流程" Vivado是Xilinx公司推出的一款集成设计环境（IDE），用于实现FPGA（Field-Programmable Gate Array）的硬件描述语言（HDL）设计、仿真、综合、实现、布线以及器件编程等全流程工作。在Vivado 2013版本中，开发流程主要包括两种工程模式：Project Mode和Non-Project Mode。本教程将主要介绍Project Mode。 一、创建Project Mode工程 1. **启动工程创建**：首先，选择创建一个RTL Project，这是针对硬件描述语言（如Verilog或VHDL）设计的项目。 2. **添加文件**：在创建工程时，需要指定包含RTL代码的文件。例如，从指定目录中添加async_fifo.v、bft.vhdl、bft_tb.v和FifoBuffer.v这四个文件。 3. **添加源文件目录**：为了组织代码，还需要添加源文件所在的目录，如<Vivado_Install_Dir>/Xilinx/Vivado/2013.3/examples中的Vivado_Tutorial/Sources/hdl/和/bftLib/。 4. **配置源文件属性**：在“HDLSources”部分，调整文件的合成和仿真设置，比如将bft_tb.v设置为仅用于仿真。 5. **设置库**：将bftLib库的默认工作库work改为bftLib，以便正确引用库中的实体。 6. **复制源文件**：勾选“Copy sources into project”和“Add sources from subdirectories”，确保所有源文件被纳入工程并保留目录结构。 7. **选择仿真语言**：在设置中，将仿真器语言设置为Verilog。 8. **添加约束文件**：在“Add Constraints (optional)”步骤中，添加约束文件bft_full.xdc，并勾选“Copy constraints files into project”。 9. **选择目标器件**：最后，选择目标器件型号，如xc7k70tfbg484-2，并点击“Finish”完成工程创建。 二、源文件编辑与管理 1. **Sources面板**：在创建工程后，Sources面板会列出所有的源文件和目录，便于管理和编辑。 2. **Text Editor**：通过Text Editor窗口，可以直接对源代码进行修改和编写。 三、Vivado设计流程 1. **设计输入**：在Vivado环境中，用户可以编写或导入Verilog或VHDL代码。 2. **IP Integrator**：Vivado支持IP（ Intellectual Property）核的集成，使得设计过程更加高效。 3. **Synthesis**：源代码经过综合工具转换成逻辑门级网表。 4. **Implementation**：综合后的网表经过布局和布线，生成最终的FPGA配置文件。 5. **Simulation**：在设计过程中，可以通过波形模拟检验设计的功能是否正确。 6. **Post-Synthesis Simulation**：在综合后进行仿真，验证综合效果。 7. **Device Programming**：最后，生成的配置文件被下载到FPGA中，实现硬件运行。 Vivado 2013提供了一个全面的开发环境，涵盖了从设计输入到硬件实现的全过程，为用户提供了高效、直观的设计体验。对于初学者来说，了解并掌握这个流程是进行FPGA设计的基础。