低资源需求的EMS算法多元LDPC译码器FPGA实现

"采用EMS算法的多元LDPC译码器的FPGA实现 (2011年)" 本文主要探讨了在FPGA（Field-Programmable Gate Array）上实现一种低资源需求的多元低密度奇偶校验码（LDPC）译码器。LDPC码是一种纠错编码技术，广泛应用于通信、数据存储等领域，由于其优秀的错误纠正性能而受到重视。然而，传统的LDPC译码器在处理多元码时，通常会面临资源消耗过大的问题，这包括存储资源和逻辑资源。 论文提出了一种基于扩展最小和（Extended Min-Sum，EMS）算法的多元LDPC译码器设计方案，旨在解决上述问题。EMS算法是简化版的Sum-Product算法，它通过减少计算复杂度来降低硬件资源的需求。该译码器采用了块迭代更新和Flooding传递调度策略，即以信息块为单位进行迭代，并在所有节点间同步进行信息传递，这样可以有效地分布计算负担并优化资源利用率。 为降低存储资源和逻辑资源的需求，译码器设计中进行了两方面的改进。首先，通过减小传递信息的深度，减少了需要存储的数据量。其次，通过联合设计变量节点更新和校验节点更新，使得同一硬件资源可以服务于不同的更新过程，从而实现了资源的复用。这种设计思路巧妙地利用了迭代过程中时间差，使得硬件资源在不同阶段能被充分利用。 在实际实现中，研究人员选择了一个GF(64)域上的非规则码，码长为1044位的多元LDPC码，使用Xilinx公司的XC4VLX60 FPGA芯片进行硬件实现。与已有的文献相比，这种新的译码器结构能够节省约54%的存储资源和逻辑资源，同时提高了译码速度和系统吞吐量。 该研究工作受到了国家自然科学基金、长江学者和创新团队发展计划以及国家科技重大专项课题的资助。作者何光华等人来自西安电子科技大学综合业务网理论及关键技术国家重点实验室，他们的研究对FPGA上的高效LDPC译码器设计提供了重要的理论支持和技术参考，对于优化通信系统的性能和降低硬件成本具有显著的意义。 关键词涉及：多元LDPC码、有限域、FPGA、译码器。该论文的发表为后续的LDPC码硬件实现研究提供了新的视角和方法，有助于推动相关领域的技术进步。