TI DS99R421-Q1：42-43MHz FPD-Link到LVDS转换器
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更新于2024-06-27
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TI-DS99R421-Q1是一款专为FPD-Link（Flexible Physical Interface）应用设计的高性能转换器，它由德州仪器（TI）公司提供，SNLS264D版本更新至2013年4月。该器件的主要功能是将带有42.5MHz至43MHz嵌入式时钟和非直流平衡LVDS（3个LVDS数据信号+1个LVDS时钟信号）的FPD-Link输入信号转换为FPD-Link II标准的LVDS接口，其中包含一个内嵌时钟信息，并采用直流平衡传输方式。
DS99R421转换器具有以下关键特性：
1. **简化数据传输**：通过LVDS输出端口外部电阻的预加重功能，允许用户调整，消除了三个并行LVDS数据输入路径之间的时序偏差，从而实现单根双绞线（Twisted Pair Cable）上的24位总线传输，显著减少了系统成本和PCB板以及电缆的复杂性。
2. **支持AC耦合**：转换器能够支持AC耦合的数据传输模式，这意味着它可以有效地抑制噪声干扰，提高数据传输的稳定性。
3. **集成100Ω终端电阻**：在LVDS连接器上内置了一个100Ω的终端电阻，可以提供良好的信号匹配，有助于减小信号反射，确保信号完整性。
4. **驱动能力**：DS99R421具备强大的驱动能力，能够在10米长的屏蔽双绞线电缆上驱动FPD-Link II LVDS信号，支持低速控制位的过采样，进一步优化了数据传输性能。
5. **串行化与同步**：通过将多个LVDS信号合并为单一线路，包括一个内嵌时钟，实现了串行化和同步传输，这对于降低接口复杂度和提高系统整体效率至关重要。
6. **易用性和灵活性**：该转换器设计考虑到了实际应用中的灵活性，用户可以根据需要调整预加重，适应不同应用场景。
TI-DS99R421-Q1 FPD-Link转换器是为了解决高速、高精度和低功耗的数据传输问题而设计的，其独特的优势在于简化了系统设计，提升了信号质量和传输距离，是现代电子系统中FPD-Link接口转换的理想选择。
DS99R421
www.ti.com
SNLS264D –JUNE 2007–REVISED APRIL 2013
Receiver Input Switching Characteristics
Over recommended operating supply and temperature ranges unless otherwise specified.
Symbol Parameter Conditions Pin/Freq. Min Typ Max Units
RITOL-L Receiver Input Tolerance Left 5 MHz–43 MHz
0.3 UI
(Figure 7 Figure 8)
(1) (2)
RITOL-R Receiver Input Tolerance 5 MHz–43 MHz
Right 0.3 UI
(Figure 7 Figure 8)
(1) (2)
UI Unit Interval
(1)
5 MHz–43 MHz 1/7th of
ns
RxCLKIN
(1) UI – Unit Interval, equivalent to one ideal serialized data bit width. The UI scales with frequency.For the input, it is 1/7th the input clock
period. Example 43 MHz = 23.26 ns. 1/7th of this is 3.32 ns. This is 1 UI of the input at 43 MHz.For the output, it is 1/28th of the input
clock period. Example 43 MHz = 23.26 ns. 1/28th of this is 831 ps. This is 1 UI of the output at 43 MHz.
(2) Receiver Input Tolerance is defined as the valid data sampling region at the receiver inputs. This margin takes into account the
transmitter pulse positions (min and max) and the receiver input setup and hold time (internal data sampling window – RSPos). This
margin allows for LVDS interconnect skew, inter-symbol interference (both dependent on type/length of cable), and clock jitter.
Input Timing Requirements for OS[2:0]
Over recommended operating supply and temperature ranges unless otherwise specified.
Symbol Parameter Conditions Pin/Freq. Min Typ Max Units
F
OS
[2:0] Maximum Frequency
OS[2:0] F
RxCLKIN
/ 5 MHz
Limitation of OS[2:0]
Input to Output Switching Characteristics
Over recommended operating supply and temperature ranges unless otherwise specified.
Symbol Parameter Conditions Pin/Freq. Min Typ Max Units
RCTCD RxCLK IN to DOUT Delay 5 MHz–43 MHz
4T + 1.0 4T + 5.0 4T + 10.0 ns
(Figure 5),
(1)
PDD Power Down Delay 5 MHz–43 MHz 1 µs
(1) A Clock Unit Symbol (T) is defined as 1/ (Line rate of RxCLKIN).
Serializer Output Switching Characteristics
Over recommended operating supply and temperature ranges unless otherwise specified.
Symbol Parameter Conditions Min Typ Max Units
t
LLHT
LVDS Low-to-High Transition Time R
T
= 100Ω, 0.3 0.5 ns
C
L
= 10 pF to GND
t
LHLT
LVDS High-to-Low Transition Time
0.3 0.5 ns
(Figure 4)
t
PLT
PLL Lock Time 5 MHz–43 MHz 10 ms
TxOUT_E_O TxOUT_Eye_Opening
(1) (2)
(Figure 9) 5 MHz–43 MHz
0.78 UI
(respect to ideal)
UI Unit Interval
(1)
5 MHz–43 MHz 1/28th of
ns
DOUT
(1) UI – Unit Interval, equivalent to one ideal serialized data bit width. The UI scales with frequency.For the input, it is 1/7th the input clock
period. Example 43 MHz = 23.26 ns. 1/7th of this is 3.32 ns. This is 1 UI of the input at 43 MHz.For the output, it is 1/28th of the input
clock period. Example 43 MHz = 23.26 ns. 1/28th of this is 831 ps. This is 1 UI of the output at 43 MHz.
(2) TxOUT_E_O is affected by pre-emphasis value.
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