Verilog入门扫盲：理解与应用必备知识
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更新于2024-07-28
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本篇Verilog HDL扫盲教程旨在为初学者提供一个简明易懂的入门指南，帮助他们克服对Verilog语言的困惑。作者首先解释了Verilog HDL与其他HDL语言的关系，如VDL，强调了Verilog因其广泛使用和灵活性而成为首选。章节0.01介绍了不同类型的HDL语言，指出Verilog因其适应性和市场接受度而在FPGA设计中的主导地位。
0.02 部分着重于HDL语言的层次结构，区分了RTL级（Register Transfer Level，寄存器传输级）和组合逻辑级的设计概念，这对于理解硬件设计流程至关重要。这部分旨在澄清Verilog并非难以掌握，而是需要理解和掌握其层次结构和工作原理。
0.05 高级语言与Verilog的对比分析了两者之间的区别，帮助读者认识到Verilog是一种底层、面向行为的描述语言，适合硬件抽象设计。0.06 部分则深入讲解了Verilog中的时序概念，这是理解和实现同步电路的关键。
0.08 部分提到综合语言的重要性，即如何将Verilog代码转换为实际的硬件电路。此外，还提到了参考书籍的选择以及个人笔记的价值，鼓励读者带着开放的心态学习，避免先入为主的偏见。
0.10 和0.11 分别概述了单文件主义（Single-File Approach）的概念，即如何组织和管理复杂的Verilog设计，以及语言的基本结构和使用规则，这些对于编写清晰、可维护的代码至关重要。
0.13 和0.14 部分深入探讨了RTL级设计，即如何通过Verilog进行模块化建模，这部分对于硬件设计师来说是实践技能的基础。最后，作者提醒读者在学习过程中保持耐心和决心，因为理解和掌握Verilog可能需要时间和反复实践。
总结部分重申了扫盲的目的，并提供了一些额外的学习资源链接，让读者能够在遇到问题时寻求帮助。通过本教程，读者不仅能巩固对Verilog基础知识的理解，还能掌握其在实际设计中的应用技巧。
Verilog HDL 的礼物 - Verilog HDL 扫盲文
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5
assign Output = _a + _b + _c;
endmodule
这是一个简单的组合逻辑级，建模而成的 3 路加法器。
module Add_module
( input CLK, input RSTn, input [7:0]A, input [7:0]B, input [7:0]C, Output[15:0]) ;
reg [15:0]rTemp;
alawys @ ( posedge CLK negedge RSTn )
if( !RSTn )
rTemp <= 4'0;
else
rTemp <=
A
+ B + C;
assign Output = rTemp;
endmodule
这是一个简单的 RTL 级，建模而成的 3 路加法器。
根据上面两个例子的三路加法器 ， 一个是由组合逻辑级建模而成 ， 另外一个则是由 RT L
级建模而成 。 组合逻辑级建模给人最直接的印象就是模块都不带 “ 时钟信号 ” ， 反之 RT L
级建模的最大特征性，就是模块都会伴随 “ 时钟信号 ” 。当然，笔者不可能仅以 “ 时钟
信号 ” 来区分组合逻辑级建模和 RTL 级建模。
在实际的学习中过于在意区分 “ 什么是组合逻辑级建模，什么是 RTL 级建模 ” 是对学
习没有任何帮助的 （ 不知道为什么很多参考书都很习注重区分 ） ， 凡是有关 Verilog HD L
语言的建模它们都被需要。话虽如此，但是在这一本笔记里笔者还是比较注重 RTL 级
的建模。
0.4 Verilog HDL 语言真的那么难掌握？
Verilog HDL 语言容易入门但是不容易掌握，估计这是所有学习 Verilog HDL 语言人们
的心声 。 其实要掌握 Verilog HDL 语言是很简单的 ， 笔者的秘诀就是 “ 掌握 Verilog HD L
语言的思想 ” 。 在笔者眼中 Verilog HDL 语言的思想有两种 ， 一种是建模和另一种是时序
。
建模是 Verilog HDL 语言的结构或者说是它的地基，然而时序是所有模块的活动记录
。
这些概念，目前的读者不明白也不要紧，笔者已经分为两个笔记来详谈了它们了。
笔者相信很多接触 FPGA 的朋友之前都有接触过单片机，在不知不觉之中，自然而然
学习单片机的想法就主宰了学习 FPGA 。 笔者也是过来人 ， 这样的心情笔者非常的了解 。
当我们再学习单片机的时候 ， 很多人估计都是直接以 C 语言入门吧？笔者就先说说单片
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zhangheng21
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