FPGA与单片机串口通信设计：RS232协议实现

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"FPGA串口通信程序通过UART(通用异步收发传输器)实现，主要涉及FPGA与单片机之间的数据交换。该程序基于RS232协议，适用于高速数据采集系统的数据传输，旨在解决FPGA处理能力不足的问题。设计包括四个模块：FPGA数据发送模块、FPGA波特率发生控制模块、FPGA总体接口模块和单片机数据接收模块。" 在FPGA数据发送模块的设计中，遵循了RS232的帧格式，每个数据帧包含1位起始位、8位数据位、1位奇校验位和1位停止位，波特率设定为2400bps。为了传输16位数据，系统将数据分为高位帧和低位帧，先发送低位帧，后发送高位帧。在数据传输前，会添加文件头（555555）和数据长度信息，只有当单片机检测到文件头后，才会接收并处理后续的数据，同时校验奇校验位。数据长度可根据需求灵活调整。计算波特率的分频系数公式为：分频系数X = CLK / (BOUND * 2)，其中CLK是系统时钟频率，BOUND是目标波特率。该公式用于生成合适的分频值，以实现所需波特率的精确生成。 VHDL代码示例展示了如何在FPGA中实现这个串口通信模块。库引用包括ieee库中的std_logic_1164（逻辑类型和操作符）、std_logic_arith（有符号算术运算）和std_logic_unsigned（无符号算术运算）。实体atel2_bin的接口定义了输入时钟txclk、复位信号reset、待发送数据din、传输允许信号start以及输出信号sout，这些信号共同构成了串口通信的核心控制。这个程序是学习FPGA基础语法和操作流程的良好实践，通过实际编写和下载，能帮助初学者快速掌握FPGA串口通信的原理和实现方法。同时，由于其遵循RS232协议，具备较强通用性和适应性，可以在多种场景下实现FPGA与单片机间可靠的数据传输。

FPGA 与单片机实现数据 RS232 串口通信

的设计

发布时间：2010-9-2 发布人：21 世纪电子网

摘要：本文针对由 FPGA 构成的高速数据采集系统数据处理能力弱的问题，提出

FPGA 与单片机实现数据串行通信的解决方案。在通信过程中完全遵守 RS232 协

议，具有较强的通用性和推广价值。

1 前言

现场可编程逻辑器件（FPGA）在高速采集系统中的应用越来越广，由于 FPGA 对

采集到的数据的处理能力比较差，故需要将其采集到的数据送到其他 CPU 系统

来实现数据的处理功能，这就使 FPGA 系统与其他 CPU 系统之间的数据通信提到

日程上，得到人们的急切关注。本文介绍利用 VHDL 语言实现 FPGA 与单片机的

串口异步通信电路。

整个设计采用模块化的设计思想，可分为四个模块：FPGA 数据发送模块，FPGA

波特率发生控制模块，FPGA 总体接口模块以及单片机数据接收模块。本文着重

对 FPGA 数据发送模块实现进行说明。

2 FPGA 数据发送模块的设计

根据 RS232 异步串行通信来的帧格式，在 FPGA 发送模块中采用的每一帧格式

为：1 位开始位 8 位数据位 1 位奇校验位 1 位停止位，波特率为 2400。本系

统设计的是将一个 16 位的数据封装成高位帧和低位帧两个帧进行发送，先发送

低位帧，再发送高位帧，在传输数据时，加上文件头和数据长度，文件头用 555555

来表示，只有单片机收到 555555 时，才将下面传输的数据长度和数据位进行接

收，并进行奇校验位的检验，正确就对收到的数据进行存储处理功能，数据长

度可以根据需要任意改变。由设置的波特率可以算出分频系数，具体算法为分

频系数 X=CLK/(BOUND*2)。可由此式算出所需的任意波特率。下面是实现上述

功能的 VHDL 源程序。

Library ieee;

use ieee.std_logic_1164.all;

use ieee.std_logic_arith.all;

use ieee.std_logic_unsigned.all;

entity atel2_bin is

port( txclk: in std_logic; --2400Hz 的波特率时钟

reset: in std_logic; --复位信号

din: in std_logic_vector(15 downto 0); --发送的数据

start: in std_logic; --允许传输信号

sout: out std_logic --串行输出端口

);

end atel2_bin;

architecture behav of atel2_bin is

signal thr,len: std_logic_vector(15 downto 0);

signal txcnt_r: std_logic_vector(2 downto 0);

signal sout1: std_logic;

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