低功耗确定性测试图形的内建自测试方法

"生成确定性测试图形的内建自测试方法 (2005年)" 本文主要探讨了一种新的内建自测试（BIST，Built-in Self-Test）技术，该技术专注于生成高效且低功耗的确定性测试图形，特别适用于CMOS组合逻辑电路的测试。传统的BIST方法通常依赖于伪随机测试序列，而这种方法结合了确定性测试和伪随机测试的优势，以实现更优的性能。 首先，该方法通过自动测试图形工具对原始设计生成一系列短小且故障覆盖率高的确定性测试图形。这些图形具有高效的检测能力，能够有效地找出电路中的潜在故障。然后，对生成的测试序列进行排序，以优化功耗，确保在保持高故障覆盖率的同时，降低测试过程中的能量消耗。这一步骤对于能源敏感的应用至关重要，因为低功耗测试序列可以延长设备的电池寿命。 接下来，该方法利用状态机优化和综合方案，对生成的测试图形进行进一步处理，以减少硬件开销并提高测试速度。状态机的优化有助于简化控制逻辑，使得BIST电路在执行测试时更加高效。综合方案则确保了BIST电路在实现复杂测试序列时的可扩展性和可配置性。 最终，通过以上步骤，可以自动生成BIST电路的描述，该电路能够在目标芯片上集成，并自动执行测试任务。这种自动化流程降低了设计者的工作负担，同时提高了测试的自动化程度。 实验结果显示，与传统的伪随机测试电路相比，采用该方法设计的BIST电路在硬件成本、运行速度和测试功耗方面都表现出优越性。尤其是在测试时间上，显著减少了测试周期，这对于批量生产和产品质量控制来说具有重要意义。 关键词包括低功耗测试、确定性测试图形、内建自测试以及状态机，这些关键词揭示了研究的核心内容和技术焦点。中图分类号TN47和TN407表明该研究属于电子技术和电路理论领域。文献标识码A表示这是一篇原创性的学术论文，文章编号则提供了具体的文章引用信息。 这项2005年的研究提供了一种创新的BIST方法，它解决了传统BIST技术的一些局限，特别是在低功耗、短测试序列和高覆盖率方面，为CMOS逻辑电路的测试提供了更优的解决方案。